Xilinx FPGA全局时钟资源的使用方法.doc

目前，大型设计一般推荐使用同步时序电路同步时序电路基于时钟触发沿设计，对时钟的周期、占空比、延时和抖动提出了更高的要求为了满足同步时序设计的要求，一般在 FPGA 设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟 FPGA 全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O 单元 (IOB)和选择性块 RAM(Block Select RAM)的时延和抖动都为最小为了适应复杂设计的需要，Xilinx 的FPGA 中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的 Virtex II 器件最多可以提供 16 个全局时钟输入端口和 8 个数字时钟管理模块(DCM)与全局时钟资源相关的原语常用的与全局时钟资源相关的 Xilinx 器件原语包括：IBUFG、IBUFGDS、BUFG、BUFGP、BUFGCE、 BUFGMUX、BUFGDLL 和 DCM 等，如图 1 所示1. IBUFG 即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲所有从全局时钟管脚输入的信号必须经过 IBUF 元，否则在布局布线时会报错。

IBUFG 支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX 和 SSTL 等多种格式的 IO 标准 2. IBUFGDS 是 IBUFG 的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用 IBUFGDS 作为全局时钟输入缓冲IBUFG 支持 BLVDS、LDT、LVDSEXT、LVDS、LVPECL 和 ULVDS 等多种格式的 IO 标准3. BUFG 是全局缓冲，它的输入是 IBUFG 的输出，BUFG 的输出到达 FPGA 内部的 IOB、CLB、选择性块 RAM 的时钟延迟和抖动最小 4. BUFGCE 是带有时钟使能端的全局缓冲它有一个输入 I、一个使能端 CE 和一个输出端 O只有当 BUFGCE 的使能端 CE 有效(高电平)时，BUFGCE 才有输出5. BUFGMUX 是全局时钟选择缓冲，它有 I0 和 I1 两个输入，一个控制端 S，一个输出端 O当 S 为低电平时输出时钟为 I0，反之为 I1需要指出的是 BUFGMUX 的应用十分灵活，I0 和 I1 两个输入时钟甚至可以为异步关系。

6. BUFGP 相当于 IBUG 加上 BUFG7. BUFGDLL 是全局缓冲延迟锁相环，相当于 BUFG 与 DLL 的结合BUFGDLL 在早期设计中经常使用，用以完成全局时钟的同步和驱动等功能随着数字时钟管理单元(DCM)的日益完善，目前BUFGDLL 的应用已经逐渐被 DCM 所取代 (Q08. DCM 即数字时钟管理单元，主要完成时钟的同步、移相、分频、倍频和去抖动等DCM 与全局时钟有着密不可分的联系，为了达到最小的延迟和抖动，几乎所有的 DCM 应用都要使用全局缓冲资源DCM 可以用 Xilinx ISE 软件中的 Architecture Wizard 直接生成 全局时钟资源的使用方法 全局时钟资源的使用方法(五种)1：IBUFG + BUFG 的使用方法： IBUFG 后面连接 BUFG 的方法是最基本的全局时钟资源使用方法，由于 IBUFG 组合 BUFG 相当于 BUFGP，所以在这种使用方法也称为 BUFGP 方法2. IBUFGDS + BUFG 的使用方法： (C8t0a8U u0 当输入时钟信号为差分信号时，需要使用 IBUFGDS代替 IBUFG3. IBUFG + DCM + BUFG 的使用方法： 这种使用方法最灵活，对全局时钟的控制更加有效。

通过DCM 模块不仅仅能对时钟进行同步、移相、分频和倍频等变换，而且可以使全局时钟的输出达到无抖动延迟 4. Logic ＋ BUFG 的使用方法： BUFG 不但可以驱动 IBUFG 的输出，还可以驱动其它普通信号的输出当某个信号(时钟、使能、快速路径)的扇出非常大，并且要求抖动延迟最小时，可以使用 BUFG 驱动该信号，使该信号利用全局时钟资源但需要注意的是，普通 IO 的输入或普通片内信号进入全局时钟布线层需要一个固有的延时，一般在 10ns 左右，即普通 IO 和普通片内信号从输入到 BUFG 输出有一个约 10ns 左右的固有延时，但是 BUFG 的输出到片内所有单元(IOB、CLB、选择性块 RAM)的延时可以忽略不计为“0”ns5． Logic + DCM + BUFG 的使用方法：DCM 同样也可以控制并变换普通时钟信号，即 DCM 的输入也可以是普通片内信号使用全局时钟资源的注意事项全局时钟资源必须满足的重要原则是：使用IBUFG 或 IBUFGDS 的充分必要条件是信号从专用全局时钟管脚输入换言之，当某个信号从全局时钟管脚输入，不论它是否为时钟信号，都必须使用 IBUFG 或 IBUFGDS；如果对某个信号使用了 IBUFG 或IBUFGDS 硬件原语，则这个信号必定是从全局时钟管脚输入的。

如果违反了这条原则，那么在布局布线时会报错这条规则的使用是由 FPGA 的内部结构决定的：IBUFG 和 IBUFGDS 的输入端仅仅与芯片的专用全局时钟输入管脚有物理连接，与普通 IO 和其它内部 CLB 等没有物理连接另外，由于 BUFGP 相当于 IBUFG 和 BUFG 的组合，所以 BUFGP 的使用也必须遵循上述的原则全局时钟资源的例化方法 全局时钟资源的例化方法大致可分为两种：一是在程序中直接例化全局时钟资源；二是通过综合阶段约束或者实现阶段约束实现对全局时钟资源的使用；第一种方法比较简单，用户只需按照前面讲述的 5 种全局时钟资源的基本使用方法编写代码或者绘制原理图即可 第二方法是通过综合阶段约束或实现阶段的约束完成对全局时钟资源的调用，这种方法根据综合工具和布局布线工具的不同而异。