加法器实验报告.docx

剧彳乂密 实验三加法器的设计与仿真一、 实验目的熟悉Quartus II仿真软件的基本操作，用逻辑图和VHDL语言设计加法器并验证二、 实验内容1、 熟悉Quartus II软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、 波形设计）2、 用逻辑图和VHDL语言设计全加器并进行仿真验证；3、 用设计好的全加器组成串行加法器并进行仿真验证；4、 用逻辑图设计4位先行进位全加器并进行仿真验证；三、 实验原理1.全加器全加器英文名称为full-adder是用门电路实现两个二进制数相加并求出和的组 合线路，称为一位全加器一位全加器可以处理低位进位，并输出本位加法进位多个一位 全加器进行级联可以得到多位全加器用途：实现一位全加操作逻辑图真值表XYCINSCOUT0000000110010100110110010101011100111111利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值 表，就可以根据这些来设计电路了2•四位串行加法器逻辑图利用全加器的组合实现4位串行加法器，全加器只能对一位进行操作，将每一位 的结果传给下一位，就可以实现4位的加法器3.74283 : 4 位先行进位全加器(4-Bit Full Adder)剧总乂峻数字电路与逻辑设计实验报告缶" 利用74283芯片实现的4位先行进位全加器比前两者功能更完善，它可以实现 进位功能，这个自己设计难度比较大，可以参照74283的功能表加深对它的理解， 按照如下的逻辑图实现进位全加器。

CIN低位向高位进位输扎TlT： -被加数和加数输入端A2B2A3B3IMP〔IT …I ‘ 应:匚 •； ：11 '1冊中1'：I < u'l： ■：： -■ ■■■■■■■■■■■■■■■■■■■A4 [B4……[742B3CINA1A2B2A3 SUM4B3 COUTA4B4i 4 BIT ADDERdUTPlJTQLITPIJTOUTPUTr> si> S3> S4和输出端＞逻辑功能表Function TableInputOutputsWhen CO 三When CO -WhenC2 = HA101B2C2C2/阳B3A4B4£3C4LLLLLLLHLLHLLLHLLLHLLHLLHLLLHLHHLLLHLHHLLLHLLHLHHLHLHLHHLLLHLHHLHHLLLHHHHLLLHHLHLLLHLHLHHLHLLHHHLLLH1HLHHHLLLHHHLHLLHHLHLLHHLLHHLHHLHHHLHLHHLHHHHLHLHHHHHHLHHHHHI- = HIGH Level., L = LOW LevelInput conditions st A17 B1, A2? 02, and CO are used to detenmine outputs 刃 and £2 and the value of the internal carry C2.The values at C2, A3. B3, A4, and IB4 are then used to determine outputs £亀 £4, and C4.注1输入信号和输出信号采用两位对折列表节省表格占用的空间如：［A1/A3］ 对应的列取值相同，结果和值［口/工3］对应的运算是Z1=A1+B1和工3二A3 + B3。

请 自行验证一下2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，CO是 低位级加法器向本级加法器的进位输入实验方法与步骤采用基于FPGA进行数字逻辑电路设计的方法采用的软件工具是QuartusII软件仿真平台,采用的硬件平台是AlteraEPF10K20TI144_4 的 FPGA 试验箱实验步骤：全加器1、编写源代码打开Quartus口软件平台，点击File中得New建立一个文件编写的文件名与实体名一致，点击File/Save as以".vhd”为扩展名存盘文件VHDL设计源代码如下：数据流描述:LIBRARY IEEE；USE IEEE.STD_LOG工.ALL；ENTITY f_adder 工£TN STD_LOGIC;OUT STD LOGICPORT (yfcxnd匸)rEND ENTITY f_adder;OF f adder ISARCHITECTURE bhvBEGINs<=K XORCOUt<=END ARCHITECTUREy XOR cin;AND y)OR AND cin)OR (y AMD cin); bhv;|2、按照实验箱上FPGA的芯片名更改编程芯片的设置。

点击Assign/Device,选取芯片的类型, 选择"Altera 的 EPF10K20TI144_4”3编译与调试确定源代码文件为当前工程文件，点击Complier进行文件编译编译结果 有错误或警告，则将要调试修改直至文件编译成功4、波形仿真及验证在编译成功后〃点击Waveform开始设计波形点击"insert the node”,按照程序所述插入节点，设置输入信号的波形,给予适当的信号激励，点击保存按钮保存然后进行功能仿真，选择菜单Processing->Generate Functional Netlist命令产生功能 仿真网表，选择菜单Assignments-->Setting下拉列表中选择Simulator input，在右侧 的Simulation mode下拉列表中选择Functional ,完成设置；选择菜单中的 Processing->Start Simulation启动功能仿真，然后查看波形报告中的结果5、时序仿真选择菜单Assignments-->Setting下拉列表中选择Simulator input，在右侧的Simulation mode下拉列表中选择Timming ,完成设置；选择菜单中的Processing->Compiler Tool命令，单击Start，执行全编译，然后选择菜单中的剧#:乂密 Processing->Start Simulation启动时序仿真，然后查看波形报告中的结果6、FPGA芯片编程及验证。

1 ）进行目标器件的选择及管脚分配：选择菜单Assignments-->Pins命令，弹出包含器件 顶层视图的窗口，以不同颜色的和符号表示不同类型的管脚，并以其他的符号表示I/O块， 双击节点一行的Location列的空白格弹出管脚列表,本实验均选择I/O管脚分配完管脚后， 选择菜单Processing->Compiler Tool命令，单击Start，执行全编译，更新2 ）编程下载及硬件测试：将实验板连接都电脑上，选择Tools-->Programmer命令进入 下载窗口，单击Start进行下载当Process栏中出现100%则下载成功• 4位串行加法器1、 新建一个工程，工程名与文件名相同，将全加器的vhd文件复制到该工程下，在工程中 打开，并产生bsf，以将全加器作为一个子模块在该工程中调用2、 绘制逻辑图打开QuartusH软件平台，点击File中得New建立一个文件，按照原理中 所述的逻辑图进行连接，点击File/Save as以".bdf”为扩展名存盘文件3、 进行全编译注】：后面的步骤与全加器相同，这里不再赘述• 4位先行进位全加器1、 绘制逻辑图打开QuartusH软件平台，点击File中得New建立一个文件，按照原理 中所述的逻辑图进行连接，点击File/Save as以".bdf”为扩展名存盘文件。

2、 进行全编译注】：后面的步骤与全加器相同，这里不再赘述五、实验结果与分析•全加器1、编译过程a）编译过程、调试结果首先是选择Processing-->Analyze Current File命令进行语法检查然后选择 Processing-->Start-->Start Analysis&Synthesis命令进行综合分析丄丫片1事1 yHessaqrInfo: R'jjmiizg II Cl a. a a ic T iming AnalyzerInfo: CQianand ■ qTiartJS tan —read settings files=ofz --wr-it-e settings files=off sane a i -c santa i■ ©加Info: Started poat-fittinj delay annotiatLOiDmro: DeLay annotation camplerel successfullyInfo;; I/DJigest tpd fron 日口lutdc pin. *enabLe" to destinatiejn. pin ^daz-aout1* is 21 ・2C0 nsInfo: Qj.artus II Classic lining Jidialyzei? was auccesaful» 0 errors x 0 warningsInfo：! Qjartus II Full Cc-npilatim uas successful- 0 erroraF 0 warningsb）结果分析及结论：代码的书写、结构及逻辑都是正确的，编译成功。

2、功能仿真a）功能仿真过程及仿真结果功能仿真过程：点击 ProcessingfGenerate Functional simulation Netlist 产生仿真网表，Assignments—settings—simulator settings，在 simulation mode 下拉选项中选择 Functional,点击 OK点击 Processing—Start simulation 进行功能仿真b）结果分析及结论：对比波形图与真值表，发现结果完全符合，所以仿真的结果正确，说明 电路设计正确，3、时序仿真【注】：时序仿真是在功能仿真的基础上延时，即输出滞后，这里不在附图四位串行加法器1.功能仿真结果分析及结论：观察功能仿真图可知，当x30+y30<16时,s30= x30+y30,cout=0,。