基于dds的可调信号发生器数字锁相环模块实现.ppt

基于DDS的可调信号发生器数字锁相环模块实现,,,,主要内容：,,基于DDS的可调信号发生器,数字锁相环模块实现,1,2,可调信号发生器,DDS(直接数字频率合成技术) DDS基本电路包括相位累加器和幅度/相位转换电路而实际电路还要加上输入部分的频率控制电路实现可调和输出部分的D/A转换器和低通滤波器优化输出信号根据相位间隔对正弦信号进行取样, 将所得的波形数据存储在定制好的ROM表格中频率合成时,相位累加器在参考时钟的作用下对时钟脉冲进行计数,同时将累加器输出的累加相位与频率控制字K预置的相位增量相加,以相加后的结果形成正弦查询表的地址;取出表中与该相位对应的单元中的波形数据值,由D/A转换器输出模拟信号,再经低通滤波器平滑,得到符合要求的模拟信号可调信号发生器,初始化数据文件格式一般有两种:.mif格式文件和.hex格式文件本文选用.mif格式文件,通过MATLAB软件调用函数得到离散波形取样点，保存生成.mif文件可调信号发生器,该部分通过Quartus II软件编写VHDL源程序，实现相位累加，并通过频率控制数据控制累加溢出周期，从而控制输出波形周期可调信号发生器,初始化表格数据之后需要定制ROM元件。

在Quartus II中，可以直接定制波形数据ROM，在经过LPM_ROM宏功能块设定过程中控制输入输出数据位数并且加载波形数据初始文件，就可以产生用于例化的波形数据ROM文件(.vhd)可调信号发生器,逻辑功能仿真图,,数字锁相环,压控振荡VCO,环路滤波器LF(Loop Filter),模拟 锁相环,鉴相器PD (Phase Detecor),频率除法器FD(Frequence Divider),数字锁相环,模拟锁相环实现电路,数字锁相环,鉴相器 用来比较PLL的输出相位和输入相位的，其平均输出电压为一个与两个输入时钟的相位差成线性比例的直流电压鉴相器分为数字鉴相器和模拟鉴相器两类低通滤波器 在实际的电路中，鉴相器的输出不仅包括所希望的直流分量还包括不希望的高频分量，而振荡器的控制电压在稳态时必须保持恒定，所以必须采用一个低通滤波器来滤除其中的高频分量，即在鉴相器和VCO振荡器之间插入一个低通滤波器来抑制高频成分，把直流分量送到振荡器压控振荡器 它是一个电压-频率变换电路在PLL中 作为振荡器，其振荡频率随输入控制电压 线性地变化，这是锁相环的核心数字锁相环,模拟锁相环结构简单，但不宜在高性能集成电路中使用。

数字锁相环是一种相位反馈控制系统，由数字鉴相器、数字环路滤波器、变模计数器组成把鉴相得到的相位差信号通过数字环路滤波器进行滤波，生成控制信号，得到控制指令时，脉冲加减控制器不断调整振荡器频率,使其输出相位跟踪输入信号相位数字锁相环,数字锁相环,,数字锁相环,,工作计划,1、组合模块实现基本锁相环电路 2、熟悉Quartus II自带锁相环的使用 3、尝试运用锁相环电路实现细分等功能的应用,,,,,谢谢！,。