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软硬件使用平台实验报告.docx

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  • 卖家[上传人]:工****
  • 文档编号:482444421
  • 上传时间:2022-09-02
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    • 实验报告实验日期: 2013年10月1 2 4日学 号:201 3 0 8 0 1 0 3 1 4姓 名:王操实验名称:数字系统同步时序设计总分:IV.1 实验设计方案> 实验原理时序逻辑与组合逻辑的差别就是时钟的有无,时序逻辑输出状态转换的时刻是受时钟控制的,而同步 逻辑电路的所有芯片共用一个时钟,所以步调一致,任何器件的状态转换只会发生在同一个瞬间 而异步逻辑电路的时钟是不一致的,所以动作时刻不一致> 实验框图> 文字说明利用 Quartus II 完成三位数码管显示电路的逻辑设计,通过模4 计数器引入时钟频 率,2-3译码器将频率代码二位制转化为三位制,3选1多路选择器将数据选择性输出 即控制位选,7 段译码器将数据选择性输出即控制段选,通过波形仿真及硬件实验箱验 证设计IV.2 功能验证> 波形图波形描述低电平表示0,高电平表示1bsg[2]—行,是最高位,依次为1 0 0,所以是高电平, 低电平,低电平;bsg[1]一行,是次高位,依次为0 1 0,所以是低电平,高电平,低电 平;bsg[0]—行,是最低位,一次是0 0 1,所以是低电平,低电平,高电平,同理对应 abcdefg输出的7位段选信号的波形。

      输入信号A对应的数码管位选为100,数码管段选为1110111,;输入信号9对应的数码 管位选为 010,数码管段选为 1111101;输入信号 F 对应的数码管位选为 001,数码管 段选为 1000111参数记录:end time:2.0us;grid size=100 ns;> 数据记录十六进制数码管段选01111110101100002110110131111001401100115101101161011111711100008111111191111011A1110111B0011111C1001110D0111101E1001111F1000111>仿真结论输入信号1 对应的7段译码器的结果是0110000,结果正确输入信号2 对应的7段译码器的结果是1101101,结果正确输入信号3 对应的7段译码器的结果是1111001,结果正确输入信号A对应的7段译码器的结果是1110111,结果正确。

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