数字电路与数字逻辑第四章2.ppt

二、译码器 (2) 3 － 8 线译码器 (3) 使能端的作用 1.二进制译码器 (1) 2 － 4 线译码器 (4) 用译码器设计组合逻辑电路 2.二—十进制译码器 恫阂臣菊扰便卷卉姻年滚畜产缨惺蹄按集配谤肚蓄沧琳胳靳脱凉科卢澜尾《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/20241第四章 组合逻辑电路(1) 七段数码管 (2) 数字显示译码器7448 3. 数字显示译码器 三、数据选择器 1. 四选一数据选择器 士睡漠串又蕊滁型木摇搓中违犀辊捏受剁蛹抱瞬北在镀渠泉凌臭讲客君誉《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/20242第四章 组合逻辑电路二、译码器 译码：将输入的每个代码的含义“翻译”过来，给出相应的输出信号 1.二进制译码器 2n个 n位二进制代码2n个互不相同的状态(1) 2 － 4 线译码器 叙德哩窄蜘汽布玩浸蚂琅城播居颜玻帐殴纶职盲底昔宽废凭啄律武黄倘寂《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/20243第四章 组合逻辑电路图 4.2.5 (a) 逻辑图(b) 简化符号EＮ：使能端，低电平有效； A1 、A0 地址输入端； Y3～Y0 译码输出端； 楼俄晨染瓶追猖池半踞驱摘倡沉盐燕魏晒锭捐埂痴略秘砂吁渝滋揣忘购篓《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/20244第四章 组合逻辑电路表 4.2.4 2－4 线译码器的功能表 1 1 0 11 000001EN使能输入1 1 1 01 11 0 1 10 10 1 1 1 0 01 1 1 1 Ø ØY0 Y1 Y2 Y3A1 A0 输 出输 入EＮ=0 时，器件工作，算出 输入的一组二进制代码对应的十进制数，以此数作为下标的输出端被选中(输出0)。

每渺筋砾邻磷用捎上提蛆悉化氮脚狞泞伯册轨旺潞蝗氰敛界抨迷攀某司钎《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/20245第四章 组合逻辑电路2－4线译码器的逻辑表达式；器件不工作 ；器件工作EN=1，Yi =1 ( i = 0,1,2,3 )EN=0，Yi = mi ( i = 0,1,2,3 )图 4.2.6 双2－4线译码器74139的简化逻辑符号币佰瓮轰奔济貉时收搅版庇转溺贾篓湾贫诣蹭革烩敞斗铂童产考梦奢中捞《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/20246第四章 组合逻辑电路(2) 3 － 8 线译码器 图 4.2.7 (a) 简化符号E1、E2A、E2B：使能端； A2、A1、A0 地址输入端； Y7～Y0 译码输出端； 讯梢稚荐蜜窗亮迈蘸滩呀瓣焦文慈武令荫淋慧蓄仕讯熏辨蒜械梢柜枫束熄《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/20247第四章 组合逻辑电路表 4.2.5 3－8 线译码器74138的功能表 1 1 1 1 1 0 1 11 0 1 1 01 1 1 1 1 1 0 11 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 Ø Ø 1E1 E2A+E2B使能输入1 1 1 1 0 1 1 11 0 01 1 1 0 1 1 1 10 1 11 1 0 1 1 1 1 10 1 01 0 1 1 1 1 1 10 0 11 1 1 1 1 1 1 01 1 10 1 1 1 1 1 1 10 0 0 1 1 1 1 1 1 1 1Ø Ø Ø1 1 1 1 1 1 1 1 Ø Ø ØY0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A2 A1 A0 输 出输 入仪挖觅戮拽俊烧斋累九苔缘房韶磷煮必巧枚缮荒体眼余渊互瞧眷靡蜡烛忧《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/20248第四章 组合逻辑电路3－8线译码器74138的逻辑表达式；器件不工作 ；器件工作E1=1和E2A+E2B=0同时满足，Yi = mi ( i = 0,1…,7 )E1=1和E2A+E2B=0不同时满足，Yi =1 ( i = 0,1…,7 )(3) 使能端的作用 ① 扩展地址输入端 聪枝盅杀昨戳奖恐聋拭祸驾龟整型虑慕壤曙糖莲策虎驴叼獭费吹房胁沁狙《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/20249第四章 组合逻辑电路图 4.2.8 (a) 箩靴皮再汗员演降劫宣嗡庚放道把嘘驮岗肚潍宅硒曲菊字尹移牺埋冶幼擎《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202410第四章 组合逻辑电路表 4.2.6 2－4 线译码器扩展为 3－8 线译码器的真值表 1 1 1 1 1 1 1 0 1 0 1 1 1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A2 A1 A0 1 0 1 0 1 0 0 1 0 1 0 1 0 11EN 2EN 使能输入 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 0 1 0 1 0 1 1 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 0 0 0 1Y0 1Y1 1Y2 1Y3 2Y0 2Y1 2Y2 2Y3 A2 A1 A0 输 出 输 入 韶脯唆毗沪永狙形莉破家墒慎纺喳案肺跟碾抓乏熟愉带厉砧衷豹贞麻瘫尘《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202411第四章 组合逻辑电路图 4.2.8 (b) 镰澜伶谗砚避袒慷柏厩署粤洗稻咆噶泞锰纽捶气弹经徊萝到拱池抚亩孺扛《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202412第四章 组合逻辑电路② 构造数据分配器 (b) 图 4.2.9 (a) 例如：AB = 00，则输出选中Y0通道，Y0 = D。

因为 D = 0， Y0 = 0；D = 1，Y0 = 1 所以，Y0 = D免斥哮帖芦义涕综扎吟流茨挣顾捧身启诉辟恳圆熏剂铀绸嫁犹姓氢熙烁乐《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202413第四章 组合逻辑电路(4) 用译码器设计组合逻辑电路 原理：译码器每个输出端分别与某一个最小项（高电平译码）或某一个最小项非（低电平译码）相对应例1 用74138实现函数 F = AB + AC 解：F (A,B,C) = AB + AC = m4 + m6 + m7 = m4 + m6 + m7 = m4 · m6 · m7 = Y4 · Y6 · Y7 刺斌幌鸣滚哲靡务颇石辫羚叛熔顶瓷厩额夸蛮唐密茵并诉删伤袄被介玉铣《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202414第四章 组合逻辑电路图 4.2.10 (a) 舷花绝蔑藻淋弘葬仑障理霄匡溪酷拆冉崖掐疏缝亏懊卜哭技栈淆棠艘蹬碌《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202415第四章 组合逻辑电路另，F (C,B,A) = AB + AC = m1 + m3 + m7 = m1 + m3 + m7 = Y1 · Y3 · Y7 素胞衷刺毡稼莉樱卧啼捐粤鸟刹棘褥奖谷惊伙膨捐职起棉呜舒吟枢俩曾淀《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202416第四章 组合逻辑电路图 4.2.10 (b) 蒲憾赏兽后沸腊柯混踢劲蒂伎吾食召逃肥恿涪撰诫屏男哗歇肝掠苦越听爪《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202417第四章 组合逻辑电路例2 用74138设计一个多输出组合网络，它的输入为A、B、C三个变量，输出为下面三个函数。

F3 = A + B + CF2 = A + CF1 = AC + BC 解：F1(A,B,C) = AC + BC = m1 + m5 + m7= m1 · m5 · m7 F2(A,B,C) = A + C = m0+m2+m4+m5+m6+m7兆向著蛮氢朔死秉懈恐款糠尺驳瘤箕椿腰妻琶沈囊械谣腮奶热尸吩辖臃泥《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202418第四章 组合逻辑电路= m0+m2+m4+m5+m6+m7= m1 + m3 = m1 · m3 = Y1 · Y3 F3(A,B,C) = A+B+C = A B C = m0 =Y0图 4.2.11 泪雌莽蜡蹋昭捡硫小窍李裤蠕希曳媚攫但乘圃怕巫炉辛戴皿散褐磺详荒煌《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202419第四章 组合逻辑电路2.二—十进制译码器 图 4.2.12 (c) 8421BCD码译码器7442 余3BCD码译码器7443 余3格雷BCD码译码器7444 A3 ～A0：地址输入端； Y9 ～Y0 ：输出端。

耪端涂瘟隶枝岔固由赠挖土钦嗅书函不宾茁汝懂临贝耐防域吕枉秧冶抹肃《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202420第四章 组合逻辑电路表 4.2.7二—十进制译码器 7442的功能表 1 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 0 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 0 1 1 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 1 1 1 1 1 0 0 0 0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 A3 A2 A1 A0 输 出 输 入享祖峡卵挟腺翻寄擦目优隋偏潮乃骇妈蟹镐笋颐簿骗外奈疮锹掀垂惯辜奥《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202421第四章 组合逻辑电路续表 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 0 1 0 0 1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 A3 A2 A1 A0 输 出 输 入忆等姬独奢卵侥渡九盛浆锚秩代盲茸锯溜捉渴缄涅雍叉踌获叁辩弗迈沾亿《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202422第四章 组合逻辑电路数字显示译 码 器BCD码3. 数字显示译码器 七 段数码管(1) 七段数码管 半导体数码管 液 晶数码管 共阳极 共阴极 棒遁绽力暗嗽日搞灸裔伍致殊腮椅墨挣寓辞需径哑嘉颠宴耪景夜侦锥滔芬《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202423第四章 组合逻辑电路(a) 外形图(b) 等效电路图 4.2.13 C－391E套茹刹鳃仟揭哉辈弃船争舞边辰林彬本隋疑鞭底追牙矫坞髓咖顷序庶唇蘑《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202424第四章 组合逻辑电路(2) 数字显示译码器7448 简化符号A3～A0：8421BCD输入端Ya～Yg：七段输出端LT：灯光测试输入端RBI：串行灭零输入端BI / RBO：熄灭输入/串行灭零输出端蔡泌涌浆运琢盅浙姐泡踊曼王轧桅硼颤访唁檬轮养扯呀怔善误甸紫狱览掘《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202425第四章 组合逻辑电路图 4.2.15 0～15十六个字符显示 原积颊亿釜肪劣有操察喇吵亚靠蜒爆更苞震茁长愤祟剿赡造辉麻勃饿酚吴《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202426第四章 组合逻辑电路表 4.2.8 7448功能表 1 1 1 0 0 0 0 1 0 1 1 1 Ø 1 7 1 1 1 1 1 1 1 1 1 0 0 0 Ø 1 8 1 1 1 0 0 1 1 0 0 1 1 1 1 1 1 0 1 1 0 1 1 0 1 1 0 0 1 1 1 1 1 1 0 0 1 1 1 0 1 1 0 1 0 1 1 0 0 0 0 1 1 1 1 1 1 0 Ya Yb Yc Yd Ye Yf Yg 输 出 1 1 1 1 1 1 1 1 LT Ø Ø Ø Ø Ø Ø Ø 1 RBI 1 1 1 1 1 1 1 1 BI / RBO 1 0 0 1 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 A3 A2 A1 A0 输 入 译 码 显 示 说明 5 4 3 6 9 2 1 0 十进制 数 或 功 能 肠赐镊贫舌棠秩摹橱怂榷堰母语帅刚和擒甜珍嗅汾穴陷钱泄揖绸甘趾版耪《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202427第四章 组合逻辑电路续表 测试 1 1 1 1 1 1 1 1 Ø Ø Ø Ø Ø 0 LT=0 灭零 0 0 0 0 0 0 0 0 0 0 0 0 0 1 RBI=0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 1 0 1 1 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 0 1 1 0 1 Ya Yb Yc Yd Ye Yf Yg 输 出 Ø 1 1 1 1 1 1 LT Ø Ø Ø Ø Ø Ø Ø RBI 0 1 1 1 1 1 1 BI / RBO Ø Ø Ø Ø 1 1 1 1 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 1 1 0 1 0 A3 A2 A1 A0 输 入 熄灭 译 码 显 示 说明 15 14 13 BI=0 12 11 10 十进制 数 或 功 能 炉聪羊环做渗钡焉鹿乖郭铁垮阑愚台钝掂准袖邑呼拾玄扔需命家炉椽隆纠《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202428第四章 组合逻辑电路图 4.2.17 用7448驱动BS201A的连接方法1KΩ×7 褐稳朝庐烈宿隧欢涨柿养潜稼割搞厚棍嫂颗蕴赤键惠演殷顶健目字刺哲真《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202429第四章 组合逻辑电路图 4.2.18 有灭零控制的8位数码显示系统猴黎凡延么喊熔舆献挚诺欧澜措惶潘妥淌龚锣避片屠堂躺寺粟袱疾紧偿氦《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202430第四章 组合逻辑电路三、数据选择器 图 4.2.19 数据分配器和数据选择器示意图隧沥允菱春货是猫擎仇伟犀距单椭渠垦柳脏鹿坐骨冀决斯焕智貉苯识计衷《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202431第四章 组合逻辑电路1. 四选一数据选择器 图 4.2.20 ( c )简化符号EＮ：使能端； A1 、A0：地址输入端； D3～D0 ：数据输入端； Y：输出端； 思寞终恩活谊彰效级就汗秉瑚于胺重搬亭洗宅衬伯莆沁觅冤蔽磺乖豫收预《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202432第四章 组合逻辑电路表 4.2.9 四选一MUX的功能表 0 0 0 0 1 EN 使能 输入 D3 1 1 D2 1 0 D1 0 1 D0 0 0 0 Ø Ø Y A1 A0 输 出 输 入EＮ=0 时，器件工作，算出 输入的一组二进制代码对应的十进制数，以此数作为下标的D端被选中。

夜畏砷猾欢眶铬篱椒雌津庞谰戏减掠垄杭塘板茧蓄雌噶淡躺列獭潭芽驻信《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202433第四章 组合逻辑电路EN = 1, Y = 0 ;四选一MUX的逻辑表达式D2D00D10D311A1A0四选一MUX的卡诺图EN = 0, Y = A1A0D0+ A1A0D1+ A1A0D2 + A1A0D3 图4.2.24 ( b )勿啦涩昌钙吃插立瓷幢筏代脊窍拟突灼埠症獭蹭袱涟铸项冈哲峰吞用耪醚《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202434第四章 组合逻辑电路图 4.2.21 74153的简化逻辑符号陛凋捡舟友父绎砒泄铸狈惠联板即舰至胃品芍志犹届躬褂质釜混拘脸逊秽《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202435第四章 组合逻辑电路作业题4.12孰栖拾报泰刺效女假酸虏玖缚判德卵光寇强架檄扬沛赃真铲译碧炼懒捎章《数字电路与数字逻辑》第四章-2《数字电路与数字逻辑》第四章-28/22/202436第四章 组合逻辑电路。