多核处理器、多核处理器的调试系统和调试方法.docx

多核处理器、多核处理器的调试系统和调试方法专利名称：多核处理器、多核处理器的调试系统和调试方法技术领域：本发明涉及一种多 核处理器、多核处理器的调试系统及调试方法背景技术：多核处理器是指在一枚处理器芯片中同时集成两个或多个计算内核相比于单核 处理器，多核处理器具有更快的运算速率，更加高效的功率利用率等特点但是，相比于单 核处理器，多核处理器的调试确显得复杂现有技术中，比如CPU、DSP等单核处理器通常采用JTAG(Joint Test ActionGroup，联合测试行动小组)接口对其内部电路逻辑进行访问以便于对其进行调试 JTAG是一种用于芯片内部测试的且兼容IEEE1149. 1的国际标准化协议标准的JTAG接 口一般具有模式选择TMS、时钟TCK、数据输入TDI和数据输出TD0，还可能包括一个可选的 TRST，用于测试复位JTAG对芯片进行测试的基本原理是，在芯片的处理器中定义一个测试 访问端口 TAP (Test Access Port), JTAG仿真器通过该测试访问端口 TAP对处理器内部节 点进行测试对于多核处理器，由于其包含多个CPU和/或DSP等单核处理器，每个单核处理器 均设置有属于自己的测试访问端口 TAP，并且，各个单核处理器之间还通过外围逻辑电路连 接，这些都导致多核处理器的联合调试变得复杂。

如图1所示为现有技术中一种采用串行方式对多核处理器进行调试时的连接图 从图中可以看出，多核处理器包含多个处理器核(也称IP)，分别是IP1、IP2、IP3和IP4，每 个处理器核均设置有属于自己的测试访问端口 TAP各个处理器核的测试访问端口 TAP采 用菊花链式的连接方式，即上一级测试访问端口 TAP的TDO接入下级测试访问端口 TAP的 TDI, JTAG访真器的TCK、TMS、TRST接入所有的TAP虽然通过此种方式可以测试各处理器 核之间的连通性却也存在如下缺陷，由于各处理器核之间为菊花链式的串联方式，调试系 统对于单个处理器核的调试十分困难；如果一个处理器核的测试访问端口 TAP无效，那么 与其相连接的其它处理器核均不能被调试；另外，此种连接方式在时行调试时，需要对调试 工具，也就是JTAG仿真器，进行较大幅度的修改如果各处理器核的测试访问端口之间采用并行的连接方式，则可以对任何处理器 核进行调试并行的连接方式是指将测试数据输入TDI连入所有的测试访问端口 TAP，所有 测试访问端口 TAP的测试数据输出TDO都经过多选器反馈给JTAG仿真器测试模式TMS 信号通过多选器分流为多个TMS送入所有的测试访问端口 TAP中，测试时钟TCK和测试复 位TRST送入所有的测试访问端口 TAP。

现有技术中，采用并联的连接方式时，在多核处理器的内部增加一个芯片级的测 试访问端口 TAP通道，该芯片级的测试访问端口 TAP通道与所有处理器的测试访问端口 TAP 相连接调试时，JTAG仿真器首先访问该芯片级的测试访问端口 TAP通道，然后通过对该 芯片级的测试访问端口 TAP通道对单个处理器核进行调试如图2所示为通过增加TLM (TAP Linking Module)模块对多核处理器进行调试时的多个测试 访问端口 TAP的连接示意图图示中，多核处理器包括多个处理器核(IP)，每个 处理器核均设置有属于自己的测试访问端口 TAP另外地，该多核处理器还包括一个芯片 级的TLM模块，该TLM模块设置有与JTAG仿真器相连接的TCK、TMS、TRSI和TDO接口，TLM 模块还设置有SEL信号和ENA信号引脚，分别与所有测试访问端口 TAP相连接对应地，所 有调试时，TLM模块根据各个处理器核的TAP的SEL信号，对待测处理器核的TAP发出使 能信号ENA，并把JTAG仿真器的测试信号TDI、TMS、TCK和TRST通过所述TAP传递给待测 处理器核，并接收待测处理器核反馈的测试数据输出TD0。

图2的结构通过增加TLM模块， 并在TLM模块与处理器核的测试访问端口之间进行SEL和ENA通信，使待测处理器核接入 JTAG仿真器的扫描链上，完成对单个处理器核的调试其不足之片在于，需要改变测试访问 端口 TAP的设计，即增加关于SEL和ENA的设计如图3所示为通过增加单个信号MDS为多核处理器进行调试的多个TAP的连接示 意图在图示中，多核处理器的内部设置有一个芯片级的调试支持模块，该调试支持模块 与JTAG仿真器和每个处理器核的测试访问端口 TAP相连接，且各处理器核的测试访问端口 TAP以并行的方式接入所述调试支持模块调试支持模块设置有六个外部接口，除了分别 与JTAG仿真器的TMS、TDI、TCK、TRST, TDO相连接的五个接口外，还设置了一个与JTAG的 MDS信号相连接的接口，该接口用于接收从JTAG访真器发出的MDS信号图示结构中，调试 支持模块在MDS信号的控制作用，将待测试处理器核的测试访问端口 TAP接入JTAG仿真器 的扫描链具体的实现方式是，当MDS信号为低电平时，将数据输入TDI移入调试支持模块 中设置的链选指令寄存器，当MDS信号为高电平时，则将TDI移入链选指令寄存器指定TAP 的TDI中。

因此，图示结构需要改变JTAG仿真器的设计，主要是增加关于MDS信号设计，对 JTAG仿真器的改动较大从上述内容可知，多核处理器的调试，需要改变标准的测试访问端口 TAP的设计 和/或者需要改变标准的JTAG访真器的设计然而，测试访问端口 TAP和JTAG仿真器均 是IEEE1149. 1协议中规范的内容，如果对其改动较大，将不利于各种多核处理器和调试系 统的兼容发明内容本发明要解决的主要技术问题是，提供一种多核处理器，在不改动每个处理器核 的测试访问端口 TAP，以及仿真器的标准端口的情况下，可以对多核处理器进行联合调试； 本发明还提供了一种多核处理器的调试系统和调试方法，采用该调试系统和调试方法时， 不用改变标准的TAP端口和标准的仿真器端口的设计为解决上述技术问题，本发明提供了一种多核处理器，包括多个处理器核和对应 设置在每个处理器核上的测试访问端口 TAP，还包括测试访问端口控制器和调试连接器， 所述测试访问端口控制器设置有与JTAG仿真器相连接的接口，用于接收从JTAG仿真器输 入的测试信息；所述调试连接器是所述测试访问端口控制器和所有测试访问端口 TAP之间 的连接转换接口，且所有的测试访问端口 TAP是以并行的方式接入所述调试连接器；所述 测试访问端口控制器控制所述调试连接器将待测处理器核的测试访问端口 TAP接入所述 JTAG仿真器。

所述测试访问端口控制器包括TAP状态机和旁路单元，所述旁路单元的值接入所述TAP状态机，用于控制所述TAP状态机是否指示进入数据扫描链，且所述旁路单元与调试 连接器之间为串行连接，所述串行连接是指所述旁路单元的内部输出与所述调试连接器的 测试数据输入TDI相连接，所述调试连接器的测试数据输出TDO接入所述旁路单元的外部 输出所述调试连接器包括TAP选择模块、第一路多选模块和第二路多选模块，所述TAP 选择模块用于从所述测试访问端口控制器中接收待测处理器核的测试访问端口 TAP的编 号，并将该编号转化为所述第一路多模块和第二路多选模块的控制信号，所述控制信号用 于控制所述第一路多选模块将测试模式信号TMS输出给所述编号所对应的测试访问端口 TAP，还控制所述第二路多选模块接收所述编号对应的测试访问端口 TAP的测试数据输出 并将所述测试数据输出反馈给所述JTAG仿真器所述TAP选择模块包括依次相连的扫描单元、TAP选择单元和译码单元，所述扫描 单元与所述测试访问端口控制器和TAP选择单元相连接，并受到所述测试访问端口控制器 输出的TAP Select信号的控制；所述TAP选择单元与所述扫描单元和译码单元相连接，并 受到由测试访问端口控制器发出的Update_en信号的使能；所述译码单元与所述TAP选择 单元相连接，且所述译码单元的译码结果作用于所述第一路多选单元和第二路多选单元； 当测试访问端口控制器向所述扫描单元发出TAP Select信号，所述扫描单元从所述测试访 问端口控制器中接收待测处理器核的编号；所述TAP选择单元在Update_en信号的使能时， 将所述扫描单元中的接收到的所述编号写入所入TAP选择单元并由所述TAP选择单元驱动 所述译码单元进行译码，所述译码单元将译码的结果作用于第一路多选单元和第二路多选 单元。

还包括系统调试控制器SDC，所述系统调试控制器SDC与测试访问端口控制器和 各个处理器核的测试访问端口 TAP相连接，且各个处理器核的测试访问端口 TAP是以并行 的方式接入所述系统调试控制器SDC，所述系统调试控制器SDC用于在有处理器核均进入 调试状态后向所述测试访问端口控制器输出调试响应信号所述系统调试控制器SDC包括调试状态机、测试访问端口调试请求接收寄存器、 芯片调试响应发送寄存器、处理器核调试请求发送寄存器、处理器核调试响应寄存器、系统 控制器，所述调试状态机的输入与所述测试访问端口控制器调试请求发送寄存器和处理器 核调试响应接收寄存器相连接，输出与所述测试访问端口调试响应发送寄存器、处理器核 调试请求发送寄存器和系统控制器相连接；所述调试状态机包括六个状态，分别是=IDLE 状态、IP_ACK 状态、IP_REQ 状态、CHIP_ACK 状态、CHIP_REQ 状态和 IP_WAIT 状态一种用于对上述的多核处理器进行调试的调试系统，包括JTAG仿真器和调试主 机一种多核处理器的调试方法，包括步骤步骤A，调试主机循环访问测试访问端口控制器，直到获得测试访问端口控制器发 出的调试响应信号； 步骤B，调试主机对测试访问端控制器进行配置，使测试访问端口控制器通过调试 连接器将待测处理器核接入所述调试主机的扫描链；步骤C，调试主机对待测处理器核进行调试。

所述步骤B中调试主机对测试访问端口控制器进行配置是指B1，调试主机向测试访问端口控制器发出TAP Select命令；B2，调试主机向测试访问端口控制器中写入待测试处理器核的编号；B3，调试主机将测试访问端口控制器中旁路单元的值置为1所述步骤A之前还包括系统调试控制器SDC收集调试主机向测试访问端口控制 器发出的调试请求信息，并根据该调试请求信息向各个处理器核发送调试请求信号，待收 集到所有处理器核的调试响应信号后，向测试访问端口控制器反馈调试响应信号本发明的有益效果是本发明公开的多核处理器包括测试访问端口控制器和调试 连接器，测试访问端口控制器是连接多核处理器外部和内部的接口，测试访问端口控制器 外部与仿真器相连接，且该仿真器是标准的JTAG仿真器测试访问端口控制器的内部与调 试连接器相连接，调试连接器是测试访问端口控制器与处理器核之间的连接转换接口通 过测试访问端口控制器对调试连接器的控制作用，使待测的处理器核的测试访问端口通过 调试连接器接入测试访问端口进而可以接入仿真器上述结构中，通过设置测试访问端口 控制器和调试连接器可以对多核处理器进行联合调试，并且还不用改变测试访问端口的设 计和改变标准的JTAG仿真器的接口设计。

本发明公开的对上述多核处理器进行调试的系统和调试方法也具有上述有益效果 ο图1为现有技术中的采用串行方式对多核处理器进行调试时的连接图；图2为现有技术中通过增加TLM(TAP Linking Module)模块对多核处理器进行调 试时的多个测试访问端口 TAP的连接示意图；图3为现有技术中的通过增加单个信号MDS为多核处理器进行调试的多个TAP的 连接示意图；图4为本发明一种实施方式中的调试系统示意图；图5为本发明的一种实施方式中的测试访问端口控制器结构图；图6为本发明一种实施方式中的调试连接器的结构图；图7为本发明一种实施方式中的系统调试控制器模块图；图8为本发明一种实施方式中的调试状态机的状态转换图；图9为本发明一种实施方式中的多核处。