LCD原理及Design注意事項.DOC
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3LCD原理及Design注意事項 授課人：盧副處一． Panel分類及工作原理1． Panel分類 ：Conventional , SIP , LVDS , RSDSADCScalarMCUSource ICGate ICTiming ControllerDC-DC(產生四組電壓)Gammamain boardPanelR/G/B Data3.3VH/V SyncD_en/D-CLK 2. TFT LCD MODULE: 3. Conventional panel：a) 15" TTL b) 15"LVDS c) 17" LVDS SIP panel(可控制液晶的顯示方式)：a) 15"SIP-RSDS b) 15" SIP-TTL c) 17" SIP-RSDS 備註：A)、Single pixel panel已經phase out現都用Double pixel panel B)、 把Conventional panel中的Timing controller移到main board即為SIP panel C）、RSDS & LVDS與EMI本身有關的因素 , the different between RSDS & LVDS is at頻率和電壓(1)、TTL PANEL: 15" 1024*768 @ 75Hz max pixel clock=79.8MHz(VESA Table),Scalar可programing輸出Double pixel date可使頻率度為79.8/2 ≒40MHz，使EMI容易通過，但其信號電壓較高，約3~5V，故EMI 較LVDS與RSDS PANEL稍微差一些。
ScalarSource ICGate ICGAMMAT-conDC-DCmain boardRGBH-SyncV-SyncH/V-SyncR0-R7 oddG0-G7 oddB0-B7 oddR0-R7 evenB0-B7 evenG0-G7 evenConv. Panel備註:R.G.B有Odd.Even之分的原因; 以TTL 15”為例,分辨率為1024 * 768@75Hz;MAX PIXEL DCLK為79.8MHz,對於PANEL而言,此CLK頻率太高,為了降低頻率,採用隔點掃描的技術,將頻率降為39.9MHz,但對於640*480@60Hz,DLK僅有25MHz,如在分頻則降為12.5MHz< Panel Minimum DCLK spec (30MHz),則無法顯示,為了解決這個問題,則使用補點的方式來實現 (此時Software 需設 DCLK為panel maximum DCLK value ). 但由於上面的解法,就出現當顯示本為最低顯示頻率640*480@70Hz,經過補點點頻超過其他Timing成為最高,因而當測試EMI時,此Timing為必測Timing,且用DOT Pattern 測試,因此畫面Data Frequency 最高, 最後用32灰階Check 看是否有亮線(因線太長,Drive 會不夠,Bead 會不良造成) (2)、LVDS(LOW Voltage Differential Signal) PANEL:由於Timing Control在panel一端，故依然屬於TTL結構；a、 由於17” panel 的DLK可達到135MHz,而大於60MHz時，EMI就已經很難過了，故縱使使用TTL類似的將頻率減辦也是沒有辦法完成的，故產生了LVDS.b、 LVDS：low voltage differential signal把scalar輸出的信號為7位編碼成一位輸出，data的頻率度為原來的7 倍，使用等長絞線傳輸，可使高頻信號的EMI容易通過。
R0~R6 ----〉TX0+/TX0-R7,G0~G5 --à TX1+/TX1- G6 G7,B0~B4--àTX2+/TX2-B5~B7,Hs Vs,XX-àTX3+/TX3-TCLK --àTCLK+/TCLK-Tx0+/ Tx0-Tx1+/Tx1-Tx2+/Tx2-Tx3+/Tx3-TxClk+/Txclk- PANEL EVEN LVDS ODD DECODE EVEN SCALER ODDLVDSTx0+/ Tx0-Tx1+/Tx1-Tx2+/Tx2-Tx3+/Tx3-TxClk+/Txclk-LVDS首先R.G.B R0~R7G0~G7B0~B7各8bit 經過7bit編碼後成爲這樣，若DLK=60MHz, 60MHz 60MHz*7=420MHz,因LVDS IC 本身可以達到500MHz~600MHz,所以沒有問題，且其電壓只有0.3V，故EMI沒有問題。
c、 15”和17" LVDS panel差異：A)、17” LVDS ：SCALER 和 PANEL 分別均有兩顆LVDS IC.1280*1024 @ 75Hz max pixel clock=135MHzScalarmain boardRGBH/V-SyncH/V-SyncR0-R7 evenB0-B7 evenG0-G7 evenLVDSSource ICGate ICT-conDC-DCPanelLVDSLVDSR0-R7 oddG0-G7 oddB0-B7 oddLVDSB)、 15"LVDS:只需要使用一顆LVDS IC.R0-R7 G0-G7 B0-B7 LVDSScalarmain boardRGBH/V-SyncH/V-SyncPanelLVDS對15"max pixel clock為79.8MHz，可以programming scalar以single pixel 輸出給LVDS編碼後給panel，EMI也沒有問題3)、RSDS(Reduce Swing Differential Signal) PANEL: 因TIMING CONTROL在主板上面，故屬於SIP PANEL。
scaler DCLK DCLK DCLK DCLKPIN腳不變，且電子在CLK上下沿都會讀數據，所以CLK(頻率)也不會改變，且幅度為0.2V，EMI會好過！ （4）、LVDS PANEL 與 RSDS PANEL的差異ITEMLVDSRSDS電壓0.35V0.2V編碼7Bit（data 和 clock均編碼）2Bit（clock不編碼）頻率7倍頻不變系統interintra排線電子雙繳線無需繳線（FFC）DATACLOCK（5）、Conversion PANEL使用LVDS而SIP PANEL用RSDS的原因： LVDS PANEL CLOCK有編碼，可加長 RSDS PANEL CLOCK無編碼，SCALER的T_CON可直接接到PANEL的SOURCE IC.備註： 1、Conversion Panel和SIP PANEL的差異 SIP Panel 的Timing control 在main board端，可以控制panel液晶的顯示方式，故可以將panel的 顯示方式由1dot inversion 改為 2 dot inversion(line inversion)，即可解flick問題。
但其需要scalar 程式的配合，如果程式中1frame和2frame的電壓沒有寫好，會造成Imagine sticking（殘影） 2、Dot inversion和Line inversion的差異： （1）、Dot inversion：液晶每掃過一點，前一點為+，後一點為-，每掃完一個畫面為當前的v-sync,(如T137,每掃完一個畫面為60Hz)，每一個PIXEL更換一次V+，由於V_com飄移，會造成畫閃； 以灰階畫面為例，V+ 為2V&6V時，為灰畫面，那1Frame為6v，，2frame為2v，而假設V_com為4.2v，這樣實際的液晶的電壓為1Frame為V1=6-4.2=1.8V，，2frame為V2=4.2-2=2.2v;這樣兩個電壓不同，不穩定，就產生了畫閃； （2）、Line inversion：每次掃一條線，但其會有橫線干擾（灰階畫面明顯） （3）、目前17” 80%為Line inversion，15” 90%為Dot inversion 3、爲何800*600和1024*768/70Hz&75Hz不會有flick問題： 因800*600為補點方式, the Real dot pattern 不存在； 1024*768/70Hz&75Hz切換速度較快（1frame->2frame），人眼感覺不到flick. 4、color filter: n個格，每一個格為R、G、B（各一dot） 透明電極：Source Gate dream上有一電晶體（提供正向電壓） 透明電極為panel提供電壓V_com.Glass color filter 透明電極 ( Vcom) 形成電場控制液晶開關角度(V液)Source IC Gate IC電晶體層 V+ Glass（1）、光全部通過（液晶全開）為全白畫面，V+=V_com；（2）、50%通過，為灰畫面；（3）、0%通過，為黑畫面, V液=Vhigh-V_com=最大；（4）、當DC給液晶電壓不變時，液晶不會動。
二． Scalar工作原理.ADC 1).preamp Scalar2).ADC 1).Gain3).PLLCHIP SET (1)．OSD的contrast 調scalar的gain。
