Quartus II 直接调用 modelsim se 进行前仿真和后仿真.docx

Quartus II 直接调用 modelsim se 进行前仿真和后仿真Modelsim 的独立版本仿真速度比 Quartus 自带的 Modelsim-Altera 快，且 Modelsim 的独 立版本支持Verilog和VHDL语言的混合仿真，因此Modelsim-Altera尽管可以直接从Quartus 官方下载，但不少人仍然会选用独立版本的Modelsim进行设计仿真使用Modelsim-Altera非常方便，安装后Quartus已经做好了与Modelsim-Altera的链接 如果使用独立版本的Modelsim,则需要自己手动配置才能将独立版本Modelsim与Quartus 链接使用以下以使用Quartus II ll.lsp2和modelsim se 10.0a进行工程的前仿真后后仿真为 例进行介绍即在Quartus进行设置，直接通过Quartus II的菜单调用modelsim se运行前仿 真和后仿真当然也可参照网上的介绍，编译modelsim的Altera库，在modelsim se中直接建立工程 并运行仿真本文介绍通过在Quartus中进行设置，通过Quartus菜单直接调用运行modelsim se的仿 真，配置好后就如同Altera官方的Modelsim-Altera版本一样使用简便。

第一步：配置 modelsim se 路径Tools->Options 打开 Options 对话框，选 General->EDA Tool Options,设置 Modelsim 路 径，可直接填入或浏览Modelsim路径，如下图所示：■ GeneralEDA Tool OptionsFontsHeaders & Footers Settings Inter n亡 t Connectivity LibrariesLicense SetupPreferred Text EditorProcessingTooltip Settings」MessagesSuppressionColorsFontsEDA Tool OptionsSpecify the Io匚ation of the tool exe匚utabl已 fbr each third-party EDA tool:EDA ToolLo匚ation of ExecutableLeonardoSpe 匚 trumPrecision SynthesisSynplifySynplify ProActive-HDLRiviera-PROModelSim C：V*1entorGraphics Vnodeltech_:10.0a\win32QuestaSimModelSim-AlteraNCSimI I Use NativeLink with a Synplify/Synplify Pro node」口匚kid licenseOK Cancel Help第二步：设置 testbenchAssignments->Settings, 打开 Settings 对话框，EDA Tool Settings->Simulation 设置 Tool name 选 Modelsim， Format for output netlist 选择所用语言， Time scale 需仿真时间精度。

在 NativeLink settings 设置 testbench，如下图所示：如果已经添加过一个或者多个 testbench 文件后，可以从 Compile test bench 下拉列表中选择testbench如果从未添加过testbench，则点上图中的Test Benches…弹出Test Benches上夕 Test BenchesNew...Edit,,.Delete对话框，进行testbench文件的添加，如下图所示:NameTop Level ModuleDesign Insta仃匚已Run ForTest BEndi File(s)top_testbendi_decodetop_testbench_d...NAtop_testb 已 ndi_dE 匚o...top_testbench_posttop_testben(± _p...NAtop_testbench_post. vtop_testbench_decode0_0_6_posttop_testbeNA・・ /top _testbench_de...Specify settings for each test b&ich.Existing t^^tbench settings:点上图中的New...，弹出Edit Test Bench Settings对话框，在Test bench那么中填写 testbench 的模块名， Top level module in test bench 使用默认名即可。

在 Test bench files 目录 下添加testbench的文件名，点File name的…按钮浏览到testbench文件，点Add添加文件， 如下图所示Edit Test Bench Settings对话框OK完成一个testbench的添加可以在Test Benches对话框中多次New...添加多个testbench文件，如上图所示sim的前仿真，选择Gate Level Simulation...运行modelsim的后仿真觀.Quartus II 32-bit - F:/workshop/BALISE/DClJ/DCIJ FPGA/DCU decoder/Quartus/DCU decoder - topFile Edit View Project Assignments ProcessingProject NaviaatorP1 Design UnitsVLL30.qip.\decode.v.\control.v.\top2.v.\top.vtop_testbench_decode, vtop_testbench_post. v../tDp_tEstbench_decode0_0_6_p...../top_testbendi_dea)de0_0_6_p...Task* A Compile Design> ► Analysis & Synthesis?t> ► Fitter (Place & Route)A Assembler (Generate progre?> ► TmeQuestTming AnalysisJ?t> ► EDA Netlist Writer番 Proqram Device [Open Proqramrnr 」 卜Run Simulation Tool ►Launch Simulation Library Compiler Laurich Design Space Explorer©TimeQuestTming AnalyzerAdvisors ►Chip Planner (Floorplan and Chip Editor)巒Design Partition PlannerNetlist Viewers ►0SignalTap II Logic AnalyzerIn-System Memory Con tent Editor回Logic Analyzer Interface EditorIn-System Sources and Probes EditorSignalProbe Pins...ProgrammerJTAG Chain DebuggerTransceiver ToolkitExternal Memory Interface ToolkitMegaWizard Plug-In ManagerNios II Software Build Tools fur Edipse£SOPC BuilderQsysTd Scripts...Customize...Option s...License Setup...Window Help 罗pw Status：Successful-Sat Jul 14 13:34:16 2012uartus II 32-bit Version11,1 Build 259 01/25/2012 SP 2SJ Full Version^vision NametopRevel Entity NametopamilvCydone IIIsviceEP3C25E14417ming ModelsFinalDtal logic elements16,668 /24,624(68 %)Total combinational functions14r355 /24,624(58 %)Dedicated logic registers10,966 /24,624(45 %)jtai registers10966jtai pins63 / 83 ( 76 %)jtai virtual pins0:tal memory bits109,056/608,256(18 %)nbedded Multiplier 9-bit elements8/132(6 %)ital PLLs2/4(50 %)Type Message(Message: 16 of 650Opens Chip Planner (Floorplan and Chip Editor]Warning (15899}: PLL "PLL30:Warning (15899}: PLL "PLL20:运行 Gate Level Simulation …后会弹出 EDA Gate Level Simulation 对话框，可从 Timing model下拉列表中选择后仿真模型，可选择Slow 100°C模型、Slow -40°C模型、Fast -40°C模 型，按Run即可打开modelsim se运行后仿真，如下图所示：不同的 timing model 下 Gate Level Simulation 的 setup time、hold time 、removal time 是 不同的，altera的3个模型都后仿真没有问题才能说timing没有问题。