实验三+3-8译码器仿真及实现.doc

实验三 3-8译码器仿真及实现姓名： 学号： 班级： 日期： 一、 实验目的和要求本次实验使用Verilog 硬件描述语言在DE1开发平台上设计一个基本组合逻辑电路3-8 译码器，并完成功能仿真和时序仿真二、 实验环境1、 PC机，Pentium 4 2.0G以上，内存1G以上，硬盘500G以上，1024×768彩显，USB接口，网络接口，串口2、 友晶DE1开发板和相关配件3、 软件：Windows XP或者Windows 7操作系统，DE1配套光盘三、 实验内容1、 编写3-8的Verilog程序2、 构建仿真波形文件，实现QuartusII的功能仿真和时序仿真3、 下载设计到DE1，观察译码输出四、 实验步骤1、 建立Quartus 工程：1） 打开 Quartus II 工作环境2） 点击菜单项 File->New Project Wizard 帮助新建工程3） 输入工程目录、工程文件名以及顶层实体名自己起名字，例如学号加38等注意：输入的顶层实体名必须与之后设计文件的顶层实体名相同，默认的顶层实体名与工程文件名相同，本类实验均采用这种命名方法以便于管理。

不要使用Quartus II的根目录作为工程目录4） 添加设计文件如果用户之前已经有设计文件（比如.v 文件）那么直接添加相应文件，如果没有完成的设计文件，点击Next 之后添加并且编辑新的设计文件5）选择设计所用器件由于本次实验使用 Altera 公司提供的DE1 开发板，用户必须选择与之相对应的FPGA 器件型号，如下图：6）设置 EDA 工具设计中可能会用到的EDA 工具有综合工具、仿真工具以及时序分析工具本次实验中不使用这些工具，因此点击Next 直接跳过设置7）查看新建工程总结在基本设计完成后，Quartus II 会自动生成一个总结让用户核对之前的设计，确认后点击Finish 完成新建8）培养良好的文件布局Quartus II 默认把所有编译结果放在工程的根目录，为了让Quartus II 像Visual Studio 等IDE 一样把编译结果放在一个单独的目录中，需要指定编译结果输出路径点击菜单项Assignments->Device，选中Compilation Process Settings 选项卡，勾上右边的Save Project output files in specified directory，输入路径(一般为根目录下建立的debug 或者release子目录)。

2、 使用Verilog HDL 完成硬件设计添加所需设计文件本次实验通过 Verilog HDL 来描述所设计的硬件，因此要添加Verilog 设计文件到工程文件中去1）点击菜单项File->New、点击图标或者使用快捷键Ctrl+N 新建一个设计文件，选择Verilog HDL File，点OK2）输入硬件描述 Quartus II 环境提供的文本编辑器中输入用户设计的硬件描述语言，在本次实验设计的是开关状态通过LED反映出来，输入代码如下保存文件时注意和模块名相同3）全编译文件点击菜单项Processing->start compilation、点击图标或使用CTRL+L 执行全编译 4）配置引脚本实验还是利用DE1光盘中默认的引脚配置文件该文件名为DE1_pin_assignments.csv，导入该文件5）点击Pin Planner图标，查看引脚分配状况6）完成分配引脚后，点击菜单项Processing->start compilation、或点击图标或使用CTRL+L 执行全编译，生成sof 目标文件，注意观察警告或错误信息3、 构建波形文件为了检查设计是否在理论上达到预期功能，要进行仿真，不考虑实际物理特性的是功能仿真，考虑实际时序特性的就是时序仿真了。

首先要创建仿真输入波形文件仿真时需要对顶层实体的输入管脚提供激励信号，在Quartus 软件中可以通过波形文件方便的输入1） 点击菜单项File->New->VectorWaveform File2） 添加信号结点在空波形文件中点击右键，进行选择3） 自己摸索波形面板和信号右键功能，最终构造如下图所示波形：4、 仿真点击设置图标，在simulator setting 中选取仿真类型，依次进行功能仿真和时序仿真，注意功能仿真前要在Processing菜单中创建功能仿真网表文件截取两种仿真结果图片，粘贴在以下位置5、 下载到DE1将设计下载在 FPGA 中点击菜单项Tools->Programmer 或者点击图标打开程序下载环境，选取刚才产生的.sof文件进行下载最终调试，在DE1实验板上，扳动SW0～SW2 开关，观察LEDR0～LEDR7发光二极管的输出状况，分析译码关系五、 实验结果和思考1、 逐条解释源程序2、 说明功能仿真和时序仿真的区别3、 如果有时间，修改文件，设计4-16译码器。