实验四(多通道数据分时传送系统).pdf

实验四、多通道数据分时传送系统2012019090013 李旭冬一、设计思路：多通道数据分时传送系统原理是，通过数据选择器将并行数据分时一一送出，再通过数据分配器(用译码器实现 )将接收到的串行数据分配到其各个相应的输出端口，从而恢复原来的并行数据．数据分配器选用 74x154，为 4～16 线译码器，数据选择器选用74x151，为 8 选 1 数据选择器74hc154功能表：G1G2DCBAQ0Q1Q2Q3Q4Q5Q6Q7Q8Q9Q10Q11Q12Q13Q14Q15 0000000111111111111111 0000011011111111111111 0000001101111111111111 0000011110111111111111 0001001111011111111111 0001011111101111111111 0001101111110111111111 0001111111111011111111 0010001111111101111111 0010011111111110111111 0010101111111111011111 0010111111111111101111 0011001111111111110111 0011011111111111111011输入输出74hc151 功能表：En_LS2S1S0YY_L 1XXX01 0000D0D0' 0001D1D1' 0010D2D2' 0011D3D3' 0100D4D4' 0101D5D5' 0110D6D6' 0111D7D7'输入输出由于 74hc154为 4~16 译码器，故需要两片74ls151,级联成 16~1 多路复用器。

故多通道数据分时传送系统真值表为： （令并行数据为D0,D1，D2，D3，D4，D5，D6，D7，D8，D9，D10，D11，D12，D13，D14，D15) DCBAQ0Q1Q2Q3Q4Q5Q6Q7Q8Q9Q10Q11Q12Q13Q14Q15 0000D0000000000000000 00010D100000000000000 001000D20000000000000 0011000D3000000000000 01000000D400000000000 010100000D50000000000 0110000000D6000000000 01110000000D700000000 100000000000D80000000 1001000000000D9000000 10100000000000D1000000 101100000000000D110000 1100000000000000D12000 11010000000000000D1300 111000000000000000D140 1111000000000000000D15输入输出二、电路图：三、Verilog 仿真：1.仿真代码：`timescale 1ns / 1ps module system(En,X,Choose,Q ); input [0:15] X; input [3:0] Choose; input En; output [0:15] Q; reg [0:15] Q; U174HC154DW_4VO23O34O56O45O67O12O78O01O89O910O1011O1113O1214O1315O1416O1517A23B22C21D20~G118~G219U274HC151D_4V~W6D04D13D22D31D415D514D613D712A11C9B10Y5~G7U374HC151D_4V~W6D04D13D22D31 D415D514D613D712A11C9B10Y5~G7GNDU4A4009BCL_5VU5A4081BD_5VU6A4001BD_10VU8A4001BD_5V U9A4001BD_5V U10A4001BP_5VU11A4001BD_5VU12A4001BD_5VU8B4001BD_5VU14A4001BD_5VU11C4001BD_5V U14B4001BD_5VU7A4001BD_5VU9C4001BD_5VU9B4001BD_5VU15A4001BP_5VU13B4001BD_5VU16B4001BD_5Vinteger i; initial begin Q=16'b0;end always @(*) begin if(En) for(i=0;i<16;i=i+1) if(i==Choose) Q[i]=X[i]; else Q[i]=1'b0; else Q=16'b0; end endmodule 2.测试代码：`timescale 1ns / 1ps module lll; reg En; reg [0:15] X; reg [3:0] Choose; wire [0:15] Q; system uut ( .En(En), .X(X), .Choose(Choose), .Q(Q) ); initial begin En = 1; X = 16'b1010101011; Choose = 0; repeat(20) #5 Choose=(Choose+1'b1)%16; En=0; #200; end endmodule 3.波形：。