82CMOS静态组合门电路的延迟速度幻灯片课件.ppt

半导体半导体集成电路集成电路Date*2单击此处编辑母版标题样式单击此处编辑母版副标题样式CMOS静态组合门电路的延迟（速度）延迟时间实测方法Date一、延迟时间的估算方法RNVin=VDDVin=0VinVout设输入为阶跃信号，则Vout上升(或下降）到0.5VDD时，对应tPLHtPHL等效电阻负载电容反相器的延迟Date 1 1个个PMOSPMOS导通时，导通时，t tPLHPLH 0.69C 0.69CL LR RP P 2 2个个PMOSPMOS导通时，导通时，t tPLHPLH 0.69C 0.69CL L (R (RP P/2)/2) 2 2个个NMOSNMOS导通时，导通时，t tPHLPHL 0.69C 0.69CL L 2R 2RN N CMOS与非门的延迟一般只关注最坏的情况Date等效电阻的估算等效（平均）电阻一般取0.75R0VDDVDDR0L: 0.25umW: 0.5umR0约8K欧Date负载电容的估算CselfCwireCfanoutCload=Cself+Cwire+Cfanout总负载电容自身电容连线电容扇出电容CGCGCGDaten扇出电容负载电容的估算（cont.)CfanoutCGVinVoutCGpCGnCGCGn+CGpDateGateGateP_SUBP_SUBn n+ +S Sn n+ +D DC CGCGCC CGDOGDOC CGSOGSO截止(VGSVTH, VDSVTH, VDS VGS-VTH)Daten自身电容负载电容的估算（cont.)GGS SD DR RS SC CGSGSC CGDGDC CGBGBR RGGR RD DC CDBDBC CSBSBB B设输入为阶跃信号，则Vout从0上升(或从VDD下降）到0.5VDD时，晶体管（对于短沟道晶体管）处于截止或饱和态，因此CGD只剩交叠电容。

VinVoutCGS、CSB、CGB与输出端D无关只有扩散电容CDB和CGD与输出端D有关DateDateMOSFET交叠电容GateGateP_SUBP_SUBn n+ +S Sn n+ +D DC CGCGCC CGDOGDOC CGSOGSOvvC CGSOGSO和和C CGDOGDO交叠电容，由源漏横向扩散形成，值一定交叠电容，由源漏横向扩散形成，值一定CGDO2CGDO栅漏密勒电容Date 自身电容负载电容的估算（cont.)因此，自身电容为：Cself=CDBn+2CGDOn+CDBp+2CGDOp2CGDOVoutCDBpCDBn 连线电容短线可忽略，长线需考虑深亚微米级后，连线电容变得不可忽略DateCMOS逻辑门传输延迟举例反相器反相器2 2输入与非门输入与非门2 2输入与非门输入与非门* *等效电阻相同：等效电阻相同：电容比反相器大电容比反相器大4/34/3倍 *输入电容相同：输入电容相同：电阻比反相器大电阻比反相器大4/34/3倍忽略中间忽略中间漏极电容漏极电容忽略连线电容忽略连线电容Date反向器反向器2 2输入与非门输入与非门2 2输入或非门输入或非门FO=1 FO=1 CMOS逻辑门传输延迟举例Date各种CMOS门电路的传输延迟0.75CinvR0反向器反向器N N输入逻辑门输入逻辑门LE倍自身延迟时间自身延迟时间：反向器为反向器为t t0 0, n, n输入逻辑门为输入逻辑门为n nt t0 0后级负载延迟时间：后级负载延迟时间：0.75CinvR0: FO=1时，反向器的延迟时间f: Fan outLE: Logical Effort输入信号数反向器Date传输延迟时间的估算：8输入AND输入信号数反向器当当FO=1FO=1时，时，哪一种逻辑组合速度更快哪一种逻辑组合速度更快? ?Date缓冲器速度最优化设计CL=160fFWP=2mmWn=1mmC CD.nD.n=1fF/=1fF/mmm, Cm, CG.nG.n=1.5fF/=1.5fF/mmm, Rm, R0.n0.n=4k=4kW/mW/mmm t tpHLpHL=0.75R0C =0.75R0CSelf+0.75R0CL =0.75 (3 1fF) 4kW+ W+ 0.75 160fF 4kW W =500pS =500pS t tpHLpHL=0.69=0.69=345pS约为3M忽略连线电容Date缓冲器速度最优化设计C=160fFWP=2mmWn=1mm=0.75R0C减小减小减小R R0 0加大反相器加大反相器管子的宽长比管子的宽长比在改善了本级电路延迟时间的同时加大了本身的栅极电容Date缓冲器速度最优化设计C CD.nD.n=1fF/=1fF/mmm, Cm, CG.nG.n=1.5fF/=1.5fF/mmm, Rm, R0.n0.n=4k=4kW/mW/mm m =0.75 (3f+13.5f) 4kW W + + (9f+40.5f) 4kW W /3 + + (27f+160f) 4kW W /9 =162pSpSt tpHLpHL=0.69=0.69=112pSC=160fFWP=2mmWn=1mmWP=6mmWn=3mmWP=18mmWn=9mmDate缓冲器速度最优化设计快速快速缓冲器尺寸缓冲器尺寸3 3倍倍3 3倍逐倍逐段增加，但面积段增加，但面积 和功和功耗也会加大。

耗也会加大C CD.nD.n=1fF/=1fF/mmm, Cm, CG.nG.n=1.5fF/=1.5fF/mmm, Rm, R0.n0.n=4k=4kW/mW/mm m =0.75 (3f+9f) 4kW W + + (6f+18f) 4kW W /2 + + (12f+36f) 4kW W /4 + + (24f+72f) 4kW W /8 + + (48f+160f) 4kW W /16 =183pSpSt tpHLpHL=0.69=0.69=126pSC=160fFWP=2mmWn=1mmWP=4mmWn=2mmWP=8mmWn=4mmWP=16mmWn=8mmWP=32mmWn=16mmDateCL23456789101.051.11.151.251.31.151.21.351.4aCin缓冲器速度最优化设计Date减小延迟的版图设计典型例子栅极/扩散覆盖电容CO=0.3fF/mm 扩散电容(p和n相同)底面:CJ=2fF/mm2周边: CJSW=0.25fF/mmn栅极电容n扩散电容Date使扩散电容减小的版图设计双指状晶体管DateGGS SD DL2.5L大尺寸晶体管的设计Date作业：比较当FO=1时下列两种4输入AND门，哪一种速度更快CABCDABCDC214/35/3Date。