集成电路测试的一个幻灯片的教程课件.ppt

单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,集成电路测试,集成电路的复杂度要求,计算机技术的发展,8/8/2024,1,集成电路测试集成电路的复杂度要求8/20/20231,测试介绍,测试：就是检测出生产过程中的缺陷，并挑出废品的过程测试的基本情况：封装前后都需要进行测试测试与验证的区别：目的、方法和条件,测试的难点：复杂度和约束可测性设计：有利于测试的设计8/8/2024,2,测试介绍测试：就是检测出生产过程中的缺陷，并挑出废品的过程简单的测试例子,A=1,B=1=Z=1,A=0,B=1=Z=0,A=1,B=0=Z=0,A=0,B=0=Z=0,8/8/2024,3,简单的测试例子A=1,B=1=Z=18/20/20233,可测性设计举例,可控性：,可观性：,8/8/2024,4,可测性设计举例可控性：可观性：8/20/20234,基本概念1：故障和故障模型,故障：集成电路不能正常工作故障模型：物理缺陷的逻辑等效8/8/2024,5,基本概念1：故障和故障模型故障：集成电路不能正常工作8/2,故障举例,物理缺陷,逻辑等效,8/8/2024,6,故障举例物理缺陷逻辑等效8/20/20236,逻辑门故障模型,固定值逻辑：所有缺陷都表现为逻辑门层次上线网的逻辑值被固定为0或者1。

表示：s-a-1,s-a-0桥接,逻辑门故障模型的局限性,8/8/2024,7,逻辑门故障模型固定值逻辑：所有缺陷都表现为逻辑门层次上线网的,故障的等效和从属,故障等效,故障从属,故障类型与测试码,测试码,故障,A B C,Z,1 1 1,0,A/0,B/0,C/0,Z/1,0 1 1,1,A/1,Z/0,1 0 1,1,B/1,Z/0,1 1 0,1,C/1,Z/0,8/8/2024,8,故障的等效和从属故障等效故障从属故障类型与测试码 测试码 故,基本概念2：测试向量和测试图形,测试向量：加载到集成电路的输入信号称为测试向量（或测试矢量）测试图形：测试向量以及集成电路对这些输入信号的响应合在一起成为集成电路的测试图形8/8/2024,9,基本概念2：测试向量和测试图形测试向量：加载到集成电路的输入,测试仪,测试仪是测试集成电路的仪器它负责按照测试向量对集成电路加入激励，同时观测响应目前，测试仪一般都是同步的，按照时钟节拍从存储器中调入测试向量8/8/2024,10,测试仪测试仪是测试集成电路的仪器它负责按照测试向量对集成电,测试仪参数,Parameter,Sentry,STS,STSEVM,Tektronix,Tester_channels,120,256,256,512,Tester_Min_Cycles(ns),50,50,50,20,Tester_Min_Pulse(ns),10,10,5,5,Tester_SB_Deadzone(ns),20,15,15,3,Tester_Timesets,6,6,6,12,Tester_Strobe,2,2,2,6,8/8/2024,11,测试仪参数ParameterSentrySTSSTSEVMT,测试仪特点,同步时序,激励的波形有限,响应的测试时刻有限,支持clock burst,8/8/2024,12,测试仪特点同步时序8/20/202312,测试仪的规定波形举例,break,管脚信号图,8/8/2024,13,测试仪的规定波形举例break管脚信号图 8/20/2023,测试仪的规定波形举例,测试码规定图1：,8/8/2024,14,测试仪的规定波形举例测试码规定图1：8/20/202314,测试仪的规定波形举例,测试码规定图2：,8/8/2024,15,测试仪的规定波形举例测试码规定图2：8/20/202315,测试向量的生成,人工法,程序自动生成,自测试,8/8/2024,16,测试向量的生成人工法8/20/202316,手工生成,故障建立,故障传播,决策及测试码生成,8/8/2024,17,手工生成故障建立8/20/202317,故障图,8/8/2024,18,故障图8/20/202318,手工测试码,8/8/2024,19,手工测试码8/20/202319,组合逻辑测试法1：差分法,差分法(Boolean difference method)是一种测试向量的生成方法。

它不依赖路径传播等技巧，而是依靠布尔代数的关系，通过运算来确定测试向量8/8/2024,20,组合逻辑测试法1：差分法差分法(Boolean differ,差分法,定义,如果,那么在,x,i,上的固定逻辑值就可以被检测到，否则就不能8/8/2024,21,差分法定义如果那么在xi上的固定逻辑值就可以被检测到，否则就,差分法的性质,8/8/2024,22,差分法的性质8/20/202322,差分法,如果,g(X),与,x,i,无关，则可以简化为：,如果要检测,s-a-0,的故障，则使用：,如果要检测s-a-1的故障，则使用：,8/8/2024,23,差分法如果g(X)与xi无关，则可以简化为：如果要检测s-,差分法的例子,对于x,1,的错误，推导如下：,8/8/2024,24,差分法的例子对于x1的错误，推导如下：8/20/202324,测试法2：D算法,激活,传播,决策,8/8/2024,25,测试法2：D算法激活8/20/202325,D算法,8/8/2024,26,D算法8/20/202326,故障例子,8/8/2024,27,故障例子8/20/202327,SoC测试中的几个常用技术,静态电源电流测试(Iddq),扫描路径法,BIST,Boundary Scan,8/8/2024,28,SoC测试中的几个常用技术静态电源电流测试(Iddq)8/2,Iddq,Iddq:静态电流测试。

测试时使电流越小越好一般设置：,没有三态内部RAM关闭上下拉电阻设置为合适电平8/8/2024,29,IddqIddq:静态电流测试测试时使电流越小越好8/,扫描路径法,扫描路径法是一种规则的可测试性设计方法，适用于时序电路其设计思想是把电路中的关键节点连接到一个移位寄存器上，当作为扫描路径的移位寄存器处于串入,/,并出状态时，可以用来预置电路的状态当作为扫描路径的移位寄存器处于并入,/,串出状态时，可以把内部节点的状态依次移出寄存器链8/8/2024,30,扫描路径法扫描路径法是一种规则的可测试性设计方法，适用于时序,扫描路径法,8/8/2024,31,扫描路径法8/20/202331,扫描路径法,测试扫描路径本身,移入测试序列，电路进入正常工作，测试与扫描路径相连的部分电路,移出扫描路径，检查状态的正确性,8/8/2024,32,扫描路径法测试扫描路径本身 8/20/202332,扫描路径法注意事项,尽量使得扫描路径像一个标准的扫描链Avoid gated clocks or make them predictable when,in test mode,Avoid latches or make them transparent when in test mode,Controllable asynchronous set/reset during test mode,Avoid tri-state logic if possible,Configure ASIC bi-direct pins as output only during test mode,(make all output enables active),Use externally generated clocks,Avoid combinatorial feedback loops,8/8/2024,33,扫描路径法注意事项尽量使得扫描路径像一个标准的扫描链。

8/2,扫描路径的简单例子,8/8/2024,34,扫描路径的简单例子8/20/202334,BIST,内置式自测(BIST),将一个激励电路和一个响应电路加在被测电路(CUT)中激励电路会产生大量激励信号，并将其应用于CUT中，响应电路就用来对CUT的响应进行评测与ATE不同，BIST的性能不受负载板或测试头电气特性的限制8/8/2024,35,BIST内置式自测(BIST)8/20/202335,RAMBIST,8/8/2024,36,RAMBIST8/20/202336,JTAG,目的：由于表面贴装技术以及高密度封装,(BGA),的使用，使得,PCB,的密度越来越高，以往的针床测试法变得越来越不易使用为了简化测试过程、统一测试方式，,IEEE,制订了边界扫描标准概念：利用四线接口扫描所有的管脚8/8/2024,37,JTAG目的：由于表面贴装技术以及高密度封装(BGA)的使用,JTAG,8/8/2024,38,JTAG8/20/202338,JTAG,8/8/2024,39,JTAG8/20/202339,JTAG,8/8/2024,40,JTAG8/20/202340,JTAG,8/8/2024,41,JTAG8/20/202341,TAP,8/8/2024,42,TAP8/20/202342,BSDL,一个例子,8/8/2024,43,BSDL一个例子8/20/202343,JAM,Altera对JTAG的编程语言。

一个例子,结果,8/8/2024,44,JAMAltera对JTAG的编程语言8/20/20234,实际的例子,JAM,结果,8/8/2024,45,实际的例子JAM8/20/202345,。