数字电子技术：6 时序逻辑电路-2.ppt

1,第六章 时序逻辑电路,本章重点： 1、时序逻辑电路的分析（第二节） 2、时序逻辑电路的设计（第四节）,2,6.3.2 计数器,计数器是能够用来记录输入脉冲的个数的逻辑电路按照计数器中的各个触发器状态翻转先后，可分为同步计数器和异步计数器；按照计数过程中，数字的增减可分为：加法计数器、减法计数器和可逆计数器；按照计数过程中数字的编码方式可分为：二进制计数器和二-十进制计数器等按照计数容量可分为：十进制计数器、十六进制计数器等6.3 常用时序逻辑电路,3,同步计数器中，各触发器的翻转与时钟脉冲同步同步计数器的工作速度较快，工作频率也较高1同步二进制加法计数器,（1）设计思想： 所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新 应控制触发器的输入端，可将触发器接成T触发器当低位不向高位进位时，令高位触发器的T0，触发器状态保持不变；当低位向高位进位时，令高位触发器的T=1，触发器翻转，计数加16.3 常用时序逻辑电路,4,（2）二进制末位加1时，若第i位以下均为1，则第i位以下每位均应改变状态T0=J0=K0=1T1=J1=K1= Q0 T2=J2=K2= Q1Q0T3=J3=K3= Q2Q1Q0,二进制数末位加1时(计数)时：最低位：每来一个脉冲，计一次数，状态翻转一次；倒数第二位；每来一个脉冲，要看最低位此时状态？如为0，则最低位状态翻转，倒数第二位不翻转；如为1，则倒数第二位翻转；倒数第三位：每来一个脉冲，要看最低两位此时状态？如为0，则最低两位状态翻转，倒数第三位不翻转；如为1，则倒数第三位翻；,6.3 常用时序逻辑电路,5,（1）同步计数器,同步二进制加法计数器,驱动方程：,状态方程：,输出方程：,计数16次后向高位计数器进位,6.3 常用时序逻辑电路,6,6.3 常用时序逻辑电路,状态转换表,7,状态转换图,6.3 常用时序逻辑电路,8,时序图,6.3 常用时序逻辑电路,9,同步4位二进制加法计数器74LS161,6.3 常用时序逻辑电路,在实际生产的计数芯片中，往往还附加了一些控制电路，以增加电路的功能和使用的使用的灵活性。

右图所示电路中，增加了预置数、保持、异步置零等附加功能10, 异步清零74161具有以下功能：, 计数 同步并行预置数RCO为进位输出端6.3 常用时序逻辑电路,11,6.3 常用时序逻辑电路,12,同步二进制减法计数器原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：,6.3 常用时序逻辑电路,25,13,同步加减计数器二进制同步可逆计数器,加/减计数器,加/减,计数结果,加/减计数器,计数结果,两种解决方案,6.3 常用时序逻辑电路,14,a.单时钟方式加/减脉冲用同一输入端，由加/减控制线的高低电平决定加/减器件实例：74LS191（用T触发器）,6.3 常用时序逻辑电路,15,b.双时钟方式器件实例：74LS193（采用T触发器，即T=1）,6.3 常用时序逻辑电路,16,2. 同步十进制计数器加法计数器基本原理：在四位二进制计数器基础上修改，当计到1001时，则下一个CLK电路状态回到00006.3 常用时序逻辑电路,P279,How?,17,同步二进制加法计数器,同步十进制加法计数器,18,能自启动,6.3 常用时序逻辑电路,19,器件实例：74 160,5,20,二.异步计数器,1. 二进制计数器异步二进制加法计数器在末位+1时，从低位到高位逐位进位方式工作。

原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转,6.3 常用时序逻辑电路,T触发器构成Q*=Q,传输延迟时间,21,异步二进制减法计数器在末位-1时，从低位到高位逐位借位方式工作原则：每1位从“0”变“1”时，向高位发出进借位，使高位翻转,6.3 常用时序逻辑电路,22,6.3 常用时序逻辑电路,加法计数器,减法计数器,23,原理：在4位二进制异步加法计数器上修改而成，要跳过1010 - 1111这六个状态分析方法与同步十进制加法计数器一样1,2,3,4,5,6,7,8,9,10,J=0,J=1,J=0,J=K=1,J=Q3,K=1,2、异步十进制加法计数器,6.3 常用时序逻辑电路,J=K=1,J=Q1Q2,K=1,24,器件实例：二五十进制异步计数器74LS290,为了增加使用的灵活性，十进制异步加法计数器额外增加了一些控制信号：R01,R02异步置0；S91，S92异步置9；以CLK0为输入、Q0为输出，电路为二进制计数器；以CLK1为输入、Q3为输出，电路为五进制计数器；CLK1与Q0相连，CLK0为输入、Q3为输出，电路为十进制计数器；,25,异步计数器与同步计数器相比的优缺点,异步计数器优点： 结构简单。

异步计数器缺点： 工作频率较低 电路译码时存在竞争-冒险现象,本课程要求重点掌握同步计数器的设计及分析方法,6.3 常用时序逻辑电路,26,三、任意进制计数器的构成方法从降低成本的角度考虑，集成电路的定型产品必须有足够大的批量，因此，目前常见的计数器芯片只做成应用较广泛的几种类型，其它类型需在现有计数器产品基础上外接电路来得到用已有的N进制芯片，组成M进制计数器，是常用的方法N进制,M进制,6.3 常用时序逻辑电路,27,1. M N原理：计数循环过程中设法跳过NM个状态具体方法：置零法 置数法,6.3 常用时序逻辑电路,28,例6.3.2：将十进制的74160接成六进制计数器,异步置零法,6.3 常用时序逻辑电路,短暂停留,29,例：将十进制的74160接成六进制计数器,异步置零法,30,6.3 常用时序逻辑电路,若触发器的复位速度太慢，可能还来不及复位，置0信号已经消失，导致电路误动作因此，此电路可靠性不高利用SR锁存器存储0信号，避免电路误动作思考：关于进位输出信号？,31,同步预置数法 (a)置入0000 (b)置入1001,思考：关于进位输出信号？,32,2. N MM=N1N2先用前面的方法分别接成N1和N2两个计数器。

N1和N2间的连接有两种方式：a.并行进位方式：用同一个CLK，低位片的进位输出作为高位片的计数控制信号（如74160的EP和ET）b.串行进位方式：低位片的进位输出作为高位片的CLK，两片始终同时处于计数状态,6.3 常用时序逻辑电路,33,例：用74160接成一百进制M=100，N1=10，N2=10M=N1XN2,6.3 常用时序逻辑电路,34,例：用两片74160接成一百进制计数器,并行进位法,串行进位法,6.3 常用时序逻辑电路,20,35,例：用两片74161接成256进制计数器,6.3 常用时序逻辑电路,36,M不可分解采用整体置零或整体置数法：先用两片接成 M M 的计数器然后再采用置零或置数的方法,6.3 常用时序逻辑电路,37,例6.3.4：用74160接成二十九进制,6.3 常用时序逻辑电路,38,例：用74160接成二十九进制,利用并行进位法，接成一百进制电路；计入29个脉冲时，两片子同时整体置零（异步）；可靠性较差,将电路的28状态译码产生LD=0信号时，同时加到两片子上；在第29个脉冲到来时，将0000同时置入两个片中6.3 常用时序逻辑电路,39,四、移位寄存器型计数器1. 环形计数器，将Q3与D0相连接，数据循环右移,6.3 常用时序逻辑电路,不能自启动的计数器,缺点：浪费,优点：简单，无需译码。