门级与结构建模
40页1、第 三讲 门级与结构建模,内容: 结构建模分类 Verilog内建基本门 门级结构建模 门延迟 测试模块 模块仿真入门,前言,Verilog模型可以是实际电路不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种: 系统级(system) 算法级(algorithmic) RTL级(RegisterTransferLevel): 门级(gate-level): 开关级(switch-level),我们将通过许多实际的Verilog HDL模块的设计来了解不同抽象级别模块的结构和可综合性的问题。对于数字系统的逻辑设计工程师而言,熟练地掌握门级、RTL级、算法级、系统级是非常重要的。而对于电路基本部件(如门、缓冲器、驱动器等)库的设计者而言,则需要掌握用户自定义源语元件(UDP)和开关级的描述。,一个复杂电路的完整Verilog HDL模型是由若干个Verilog HDL模块构成的,每一个模块又可以由若干个子模块构成。这些模块可以分别用不同抽象级别的Verilog HDL描述,在一个模块中也可以有多种级别的描述。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间
2、的清晰层次结构来描述极其复杂的大型设计。,结构建模分类,结构建模分类,结构建模侧重反映模块内部的结构组成。 门级建模 由基本逻辑门级元件互连而成的具有一定功能的电路模块。 开关级建模(不讲) 是构成VerilogHDL对硬件设计最低层次的描述。通常的综合工具不支持开关级描述。 用户定义原语建模(不讲) 由用户定义基础元件互连而成的具有一定功能的电路模块。 用户定义模块建模 由用户定义模块互连而成的具有一定功能的电路模块。,Verilog内建基本门,一个逻辑网络是由许多逻辑门和开关所组成,因此用逻辑门的模型来描述逻辑网络是最直观的。Verilog HDL提供了一些门类型的关键字,可以用于门级结构建模 多输入门:and, nand, or, nor, xor, xnor 多输出门:buf(缓冲门), not(非门) 三态门:bufif0, bufif1, notif0,notif1。只有在控制端有效时才能传递数据,否则输出高阻抗z。 上拉、下拉电阻:pullup, pulldown MOS开关:cmos, nmos, pmos, rcmos, rnmos, rpmos 双向开关:tran,
3、tranif0, tranif1, rtran, rtranif0, rtranif1,多输入门,多输入门具有单个输出,2个或多个输入,如图:,多输入门实例语句语法: gate_type instance_name(output,input1,inputN);,门类型,实例名 可选,单输出,多输入,内建多输入门,与门(and),与门真值表:,实例引用: and U1(out,in1,in2); and U2(out1, a, b, c, d); and (out, in1, in2),4个输入,与非门(nand),与非门真值表:,实例引用: nand U3(out,in1,in2); nand U4 (out1, a, b, c);,3个输入,或门(or),或门真值表:,实例引用: or U5(out,in1,in2), U6 (out1, a, b, c);,同类门实例引用简化方式,或非门(nor),或非门真值表:,实例引用: nor U7(out,in1,in2); nor U8 (out1, out, b, c);,U7输出out信号连接到U8的输入端口,异或门(xor),异或门
4、真值表:,实例引用: xor U9(out,in1,in2); xor U10 (out1, out, in1, c);,in1信号连接到U9、U10的输入端口,异或非门(xnor),异或门真值表:,实例引用: xnor U11(out,in1,in2); xor (out1, out, b, c);,无实例名,多输出门,多输出门具有单个输入,1个或多个输出,如图:,多输出门实例语句语法: gate_type instance_name(output1,outputN,input);,多输入门,输出1,输出n,输入,门类型,实例名 可选,多输出,单输入,内建多输出门,真值表:,实例引用: buf B1 ( F1, F2, F3, F4, CLK); not N1 (A, B, ready);,内建三态门,三态门实例语句语法: gate_type instance_name(output,input,control);,内建三态门真值表,门级结构建模,真值表:,4选1多路选择器,4选1多路选择器的门级结构建模,module MUX4x1 (Z , D0 , D1 , D2 , D3 ,
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