VLSI_Ch8_高速CMOS逻辑电路设计_2016

1、第第8章 高速章 高速CMOS逻辑电路设计逻辑电路设计2/50本章概要本章概要? 门延时的估计? 门延时的估计? 驱动大电容负载? 驱动大电容负载? 逻辑努力? 逻辑努力3/508.1 门延时的估计门延时的估计任意逻辑门的延时任意逻辑门的延时设计者的任务：选择合适的逻辑链，确定每个晶体管的 宽长比，以满足规定的延时及芯片面积要求。设计者的任务：选择合适的逻辑链，确定每个晶体管的 宽长比，以满足规定的延时及芯片面积要求。CFET是输出节点对地的本级电容是输出节点对地的本级电容4/508.1 门延时的估计门延时的估计晶体管参数放大的影响晶体管参数放大的影响2(|)2n DpDDMTpIVVV单位FET放大m倍muu mGmGuDmDuSmSuWWmLLRRm CmCCmCCmC5/508.1 门延时的估计门延时的估计反相器反相器单位反相器放大单位反相器放大m倍倍00min2rpufnurLfLinutCtCtCCCtminminminmin,pnpnif LLWW6/508.1 门延时的估计门延时的估计NAND2: 单位尺寸单位尺寸假设：假设：1.nFET和和pFET尺寸相同；尺寸相同；

2、2.忽略串联忽略串联FET间的寄生电容间的寄生电容20200032 321 2 1 2rrpuLffnuLrNrnuLfNfnuLttCttCNttCNtNtNC7/508.1 门延时的估计门延时的估计NAND2: m倍单位尺寸倍单位尺寸00min32 32rrpuLffnuLinttCttCCC单位单位NAND2 （最坏情况）（最坏情况）N输入、放大输入、放大m倍 （最坏情况）倍 （最坏情况）单位尺寸单位尺寸m3min002121mCCCmNNtNtCmtNtinLnu ffmLpu rrm00min323 233 3pu rrLnu ffLinttCttCCC8/508.1 门延时的估计门延时的估计NOR2单位单位NOR2N输入， 放大输入， 放大m倍倍min002323CCCttCttinLnuffLpurr 00min(1) 2 1 2pu rmrLnu fmfLinNNtNtCm NttCm CmC00min23 3 3 23 3pu rrLnu ffLinttC ttCCC2输入， 放大输入， 放大3倍倍9/50延迟计算统一公式延迟计算统一公式xmxyuLDSSttC m0

3、其中：其中： x：为：为f或或r，表示，表示“下降下降”和或和或“上升上升”；y：x为为f时，时，y为为n； x为为r时，时，y为为p；m: 器件放大倍数；器件放大倍数；S：驱动串的串联数目（：驱动串的串联数目（Series）；）；D：输出节点：输出节点内接内接器件数目（器件数目（Device）；）；10/50教材：教材：P22110min|2NOTmfnuttC8.1 门延时的估计门延时的估计逻辑链延迟逻辑链延迟220min3|322pu NANDmrttC230min3|423nu NORmfttC11/508.1 门延时的估计门延时的估计对一个具有对一个具有M级的逻辑链，若每个逻辑门的延时为级的逻辑链，若每个逻辑门的延时为ti，则整个链的总延时为，则整个链的总延时为每部分延时取决于每部分延时取决于门的类型：非门、与非门、或非门等门的类型：非门、与非门、或非门等门的尺寸：门的尺寸：FET尺寸的放大倍数尺寸的放大倍数输入信号输入信号扇出和扇入扇出和扇入延迟与扇入延迟与扇入N的关系的关系min()dtABnminminmin min, LCRCnC(1) ,1min()()N d Nt

4、xABn(1) ,1min()()mN d NBtxAnm1Mdi itt12/508.2 驱动大电容负载驱动大电容负载反相器基本参数反相器基本参数nppnnpPnMDDpnrfTnTpWWrLLRRR LLL VVWrWttVV全对称设计1 213/508.2 驱动大电容负载驱动大电容负载反相器驱动反相器反相器驱动反相器单位负载单位负载驱动驱动1个反相器，且被驱动反相器与驱动反相器的宽长比相同，则有个反相器，且被驱动反相器与驱动反相器的宽长比相同，则有ininsinLCtSCSttSCC00inLsinL CtCttCC00S倍负载倍负载被驱动反相器的宽长比是驱动反相器的宽长比的被驱动反相器的宽长比是驱动反相器的宽长比的S倍，倍， CLS倍， 为使延迟时间不变，应使驱动反相器倍， 为使延迟时间不变，应使驱动反相器RS倍，倍，S倍。倍。14/508.2 驱动大电容负载驱动大电容负载反相器链延时问题反相器链延时问题问题：问题：要驱动具有大输入电容的后级门，必须增大本级驱动门的面积，而本级驱动门面积的增大又会增加前级门的负载电容，如何解决这个问题？要驱动具有大输入电容的后级门，必须增大本级

5、驱动门的面积，而本级驱动门面积的增大又会增加前级门的负载电容，如何解决这个问题？问题问题： 如何使反相 器链的总延 时最小？： 如何使反相 器链的总延 时最小？15/508.2 驱动大电容驱动大电容负载优化条件负载优化条件NN 1321 第一级是标准尺寸反相器，输入电容为第一级是标准尺寸反相器，输入电容为C1，FET 电阻为电阻为 R1，FET增益参数为增益参数为1，各级单调放大，即有，各级单调放大，即有 各级按同一因子各级按同一因子S1放大，则有放大，则有 各级参数的表达通式各级参数的表达通式112312, NNjjSSSSN)2( 11 11 11至jSRRCSCSjjj jj j参考反相器16/508.2 驱动大电容负载驱动大电容负载优化目标优化目标在负载电容在负载电容CL给定的条件下，如何找出给定的条件下，如何找出N、S的最优值，使信号从输入到达负载所需要的时间的最优值，使信号从输入到达负载所需要的时间d最短？最短？Step1：求出：求出d与与N、S的函数关系的函数关系Step2：求：求N、S为何值时为何值时d最小？最小？17/508.2 驱动大电容负载驱动大电容负载延时的计算

6、延时的计算,FETjFET jjjjNNdjjjNL jjNN j jjj jjCCjR CNR CR CRR CS CS 1111 111 111 11近似条件：负载电容电容，即第 个反相器的延时级反相器链的总延时/lnln=N LNNLrLNSNS CCS CC CCNSNSSCRCN S1111111 其中 , 的取值使得负载电容 与 的关系11 rRC时间参数参考值代入尺寸放大关系设门的延时等于其时间常数。设门的延时等于其时间常数。18/508.2 驱动大电容负载驱动大电容负载最优值的推导最优值的推导lnlnLC CNS1ln( )dS SSS0019/508.2 驱动大电容负载驱动大电容负载优化方法优化方法不计不计FET电容时反相器链的优化步骤电容时反相器链的优化步骤计算最佳链长的理论值计算最佳链长的理论值以最接近以最接近N的整数的整数N作为最佳链长的实取值作为最佳链长的实取值计算每级的放大因子计算每级的放大因子计算反相器链的最短延时计算反相器链的最短延时11NL CCS 1lnCCNLln L drrCNSeC120/508.2 驱动大电容负载驱动大电容负载计算实例计算实例

7、实例实例S 若直接驱动：反相器链驱动：500dt6 2.8216.92dt21/508.2 驱动大电容负载驱动大电容负载计入计入FET电容时电容时11 ,1,1111,111()() : =jj jjF jxjFFrjRjR CCRCRCSCS CSSS 第 个反相器的延时111lnlnr drlnlnlnN xL jx jLSCNNNSSSCC CNS级反相器链的总延时:其中：0,ln( )102.710.22.910.53.181.03.593.6dxrxrxrxrxrSSSSSSS 令可得超越方程， 无解析解。超越方程， 无解析解。22/508.2 驱动大电容负载驱动大电容负载优化方法优化方法计入计入FET电容时反相器链的优化步骤电容时反相器链的优化步骤计算，选取（理想值）计算，选取（理想值）计算最佳链长的理论值计算最佳链长的理论值以最接近以最接近N的整数的整数N作为最佳链长的实取值作为最佳链长的实取值计算每级的放大因子计算每级的放大因子计算反相器链的最短延时计算反相器链的最短延时11NL CCS dxrNNS/ xrln lnLC CNS1S23/508.3 逻辑努力逻辑努力组

8、合逻辑电路设计中常遇到下列问题：组合逻辑电路设计中常遇到下列问题：一组合逻辑用电路实现，最优的拓扑结构是什么样的？一组合逻辑用电路实现，最优的拓扑结构是什么样的？使用几级逻辑给出的延时最小？使用几级逻辑给出的延时最小？晶体管的尺寸大小多少合适？晶体管的尺寸大小多少合适？仿真和时序分析工具可行吗？仿真和时序分析工具可行吗？使用逻辑努力的概念可以解答这些问题使用逻辑努力的概念可以解答这些问题如何选择最优的拓扑结构、最优的逻辑级数和最佳的尺寸，使延时最小。如何选择最优的拓扑结构、最优的逻辑级数和最佳的尺寸，使延时最小。逻辑努力基于线性延时模型。逻辑努力基于线性延时模型。24/508.3 逻辑努力逻辑努力假设条件假设条件研究逻辑努力相关问题时的研究逻辑努力相关问题时的假设条件假设条件：各种逻辑门都为对称门各种逻辑门都为对称门。即：最大上拉电阻等于最大下拉电阻。以后常用。即：最大上拉电阻等于最大下拉电阻。以后常用“导通电阻导通电阻”一词既表示最大上拉电阻一词既表示最大上拉电阻Rp又表示最大下拉电阻又表示最大下拉电阻Rn。以上假设在逻辑设计中一般会尽量保证。以上假设在逻辑设计中一般会尽量保证。25/508.3 逻辑努力逻辑努力逻辑努力是一种理论方法，用于描述各种逻辑门的特性以及它们如何在逻辑链中相互作用，比较不同电路的延时性能，以找到最优值，常用于分析复杂系统。逻辑努力是一种理论方法，用于描述各种逻辑门的特性以及它们如何在逻辑链中相互作用，比较不同电路的延时性能，以找到最优值，常用于分析复杂系统。“逻辑努力逻辑努力”也用于定义逻辑门的参数。也用于定义逻辑门的参数。参考逻辑门参考逻辑门：选取某一对称非门为选取某一对称非门为“参考非门参考非门”，当一个逻辑门的导通电阻与，当一个逻辑门的导通电阻与“参考非门参考非门”的导通电阻相同时，称为该逻辑的参考逻辑门。也就是说：的导通电阻相同时，称为该逻辑的参考逻辑门。也就是说：各种参考门具有相同的导通电阻，记为各种参考门具有相同的导通电阻，记为Rref。单位扇出延时单位扇出延时：忽略逻辑门的输出寄生电容时，一个门驱动一个相

《VLSI_Ch8_高速CMOS逻辑电路设计_2016》由会员n****分享，可在线阅读，更多相关《VLSI_Ch8_高速CMOS逻辑电路设计_2016》请在金锄头文库上搜索。