基于FPGA的数字秒表的设计毕业论文

1、基于 FPGA 的数字秒表的设计第 1 章绪 论电子设计的必由之路是数字化已成为共识。在数字化的道路上，我国电子设计技术的发展经历了，并将继续经历许多重大的变革与飞跃、从应用 SSI 通用数字电路芯片构成电路系统，到广泛地应用 MCU(微控制器或单片机)，在电子系统设计上发生厂具有里程碑意义的飞跃，这一飞跃不但克服了纯 SSI 数字电路系统许多不可逾越的困难，同时也为电子设计技术的应用开拓了更广阔的前景。它使得电子系统的智能化水平在广度和深度上产生了质的飞跃。MCU 的广便应用并没有抛弃 SSI 的应用，而是为它们在电于系统中找到了更合理的地位。随着社会经济发展的延伸、各类新型电子产品的开发为我们提出了许多全新的课题和更高的要求。FPGA/CPLD(现场可编程逻辑器件复杂可编程逻辑器件)在 EDA 基础上的广泛应用从某种意义上说，新的电子系统运转的物理机制又将回到原来的纯数字电路结构，但这是种更高层次的循环，应是一次否定之否定的运动， 它在更高层次上容纳了过去数字技术的优秀部分，对 MCU 系统将是种扬弃， 但在电子设计的技术操作和系统构成的整体上却发生质的飞跃。如果说 MCU 在逻辑

2、的实现上是无限的话，那么高速发展的FPGA/CPLD 不但包括了 MCU 这一特点，并兼有串、并工作方式和高速、高可靠性以及宽口径适用等诸多方面的特点、不仅如此，随着EDA 技术的发展和 FPGACPLD 在深亚微米领域的进军、它们与 MCU、MPU、DSP、AD、DA、RAM 和 ROM 等独立器件问的物理与功能界限正日趋模糊。特别是软硬 IP 芯核产业的迅猛发展，嵌入式通用与标准 CPLD 和 FPGA 器件的出现，片上系统已近在咫尺。以大规模集成电路为物质基础的 EDA 技术终于打破了软硬件之间最后的屏障，使软硬件工程师们有了共同的语言1。1.1 课题背景当前电子系统的设计正朝着速度快，容量大，体积小，质量轻，用电省的方向发展。推动该潮流迅速发展的决定性因素就是使用了现代化的 EDA 设计工具。EDA 是电子设计自动化(Electronic Design Automation)的缩写，是 90 年代初，从CAD（计算机辅助没计）、CAM（算机辅助制造）、CAT(计算机辅助测试)和 CAE(计算机辅助工程)的概念发展而来的。EDA 技术就是以计算机为工具，在 EDA 软件平台上，对

3、以硬件描述语言 HDL 为系统逻辑描述手段完成的设计文件自动地完成逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑行局布线、逻辑仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。设计者的工作仅限于利用软件的方式，即利用硬件描述语言来完成对系统硬件功能的描 述，在 EDA 工具的帮助下就可以得到最后的设计结果。尽管目标系统是硬件， 但整个设计和修改过程如同完成软件设计一样方便和高效2。EDA 技术中最为瞩目的功能，即最具现代电子设计技术特征的功能就是日益强大的逻辑设计仿真测试技术。EDA 仿真测试技术只需通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，在完成实际系统的安装后还能对系统上的目标器件进行所谓边界扫锚测试。这一切都极大地提高了大规模系统电子设计的自动化程度。另一方面，高速发展的 CPLD/FPGA 器件又为 EDA 技术的不断进步奠定可坚实的物质基础。CPLD/FPGA 器件更广泛的应用及厂商间的竞争，使得普通的设计人员获得廉价的器件和 EDA 软件成为可能。现代的 EDA 工具软件已突破了早期仅能进行 PCB 版图设

4、计，或类似某些仅限于电路功能模拟的、纯软件范围的局限，以最终实现可靠的硬件系统为目标， 配备了系统设计自动化的全部工具。如配置了各种常用的硬件描叙平台 VHDL、Verilog HDL、ABEL HDL 等；配置了多种能兼用和混合使用的逻辑描述输入工具，如硬件描述语言文本输入法（其中包括布尔方程描述方式、原理图描述方式、状态图描述方式等）以及原理图输入法、波形输入法等；同时还配置了高性能的逻辑综合、优化和仿真模拟工具3。1.2 硬件描述语言硬件描述语言（Hardware Description Language）是硬件设计人员和电子设计自动化（EDA）工具之间的界面。其主要目的是用来编写设计文件，建立电子 系统行为级的仿真模型。即利用计算机的巨大能力对用erilog HDL 或VHDL 建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表（ Netlist），根据网表和某种工艺的器件自动生成具体电路，然后生成该工艺条件下这种具体电路的延时模型。仿真验证无误后，用于制造 ASIC 芯片或写入 CPLD 和 FPGA 器件中。随着 PC 平台上的 E

5、DA 工具的发展，PC 平台上的 Verilog HDL 和 VHDL 仿真综合性能已相当优越，这就为大规模普及这种新技术铺平了道路。目前国内只有少数重点设计单位和高校有一些工作站平台上的 EDA 工具，而且大多数只是做一些线路图和版图级的仿真与设计，只有个别单位展开了利用Verilog HDL 和VHDL 模型（包括可综合和不可综合）的进行复杂的数字逻辑系统的设计。随着电子系统向集成化、大规模、高速度的方向发展，HDL 语言将成为电子系统硬件设计人员必须掌握的语言3。1.2.1 VHDL 语言VHDL(Very High Speed Integrated Circuit Hardw are Description Language，超高集成电路硬件描叙语言)诞生于 1982 年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为 IEEE(The Institute of Electrical and Electronics)的一种工业标准硬件描叙语言。VHDL 主要用于描述数字系统的结构、行为、功能和接口，非常适合用于可编程逻辑芯片的应用设计。除了含有许多具有硬件特征的语句外

6、，VHDL 的语言形式和描述风格与句法十分类似于一般的计算机高级语言。VHDL 的程序特点是将一项工程设计，或称为设计实体（可以是个元件、电路模块或一个系统）分成外部（或称可示部分，即端口）和内部（或称为不可视部分， 即结构体）两部分，外部负责对设计实体和端口引脚命名和说明，内部负责对模块功能和算法进行描述。在对一个设计实体定义了外部界面后，一旦其内部结构、功能开发完成，即可生成共享功能模块，这就意味着，在顶层综合或其他设计中可以直接调用这个实体模块。VHDL 具有较强的行为描述能力，可避开具体的器件结构，从逻辑功能和行为上进行描述和设计3。1.2.2 Verilog HDL 语言Verilog HDL 是在 1983 年，由 GDA（Gate Way Design Automatio）公司的Phil Moorby 首创的。Phil Moorby 后来成为 Verilog的主要设计者和（ adence Design System)的第一个合伙人。在 1984-1985 年 Moorby 设计出第一个关于 Verilog的仿真器，1986 年他对 Verilog HDL 的发展又作出另一

7、个巨大贡献，提出了用于快速门级仿真的算法。随着 Verilog算法的成功，Verilog HDL 语言得到迅速发展。1989 年 adence 公司收购了公司，Verilog HDL 语言成为 Cadence 公司的私有财产， 1990 年，Cadence 公司公开了 Verilog HDL 语言，成立了 OVI（Open Verilog Internatiinal）组织来负责 Verilog HDL的发展。IEEE 于 1995 年制定了 Verilog HDL的 IEEE 标准，即 Verilog HDL 1364-1995。1987 年，IEEE 接受 VHDL(VHSIC Hadeware Description Language) 为标准 HDL，即 IEEE 1076-87 标准，1993 年进一步修订，定为 ANSI/IEEE1076-93 标准。现在很多 EDA 供应商把 Verilog HDL 作为其 EDA 软件输入/输出的标准。例如，Cadence、Synopsys、Viewlogic、Mentor Graphic 等厂商都提供了 VHDL 的支持4。1.2.3

8、Verilog HDL 与 VHDL 的比较Verilog HDL 和 VHDL 作为描述硬件电路设计的语言，其共同的特点在于： 能形式化地抽象表示电路的行为和结构；支持逻辑设计中层次与范围的描述；可借用高级语言的精巧结构来简化电路行为的描述；具有电路仿真与验证机制以保证设计的正确性；支持电路描述由高层到低层的综合转换；硬件描述与实现工艺无关；便于文档管理；易于理解和设计重用。目前版本的Verilog HDL与VHDL 在行为级抽象建模的覆盖范围方面也有所不同。一般认为 Verilog HDL 在系统抽象方面比 VHDL 强一些。Verilog HDL 较为适合算法级（Alogrithem）、寄存器传输级（RTL）、逻辑级（Logic）、门级（Gate）、设计。而 VHDL 更为适合特大型的系统级（System）设计。1.2.4 VHDL 设计中电路简化问题的探讨8随着集成电路技术的发展，用传统的方法进行芯片或系统设计已不能满足要求，迫切需要提高设计效率。在这样的技术背景下，能大大降低设计难度的 VHDL 设计方法正越来越广泛地被采用。但是 VHDL 设计是行为级的设计所带来的问题是设

9、计者的设计思考与电路结构相脱节。设计者主要是根据 VHDL 的语法规则对系统目标的逻辑行为进行描述，然后通过综合工具进行电路结构的综合、编译、优化，通过仿真工具进行逻辑功能仿真和系统时延的仿真。用 VHDL 进行集成电路的设计，牵涉到对 VHDL 语言的使用方法和对设计的理解程度。本文讨论了以下几个简化和优化电路设计的 3 个值得注意的方面：（1） 在用 VHDL 进行设计中要注意避免不必要的寄存器描述。（2） 在编写程序前要先对整个设计进行较深入的了解，科学的划分设计，多设想几种方案再进行比较，用多个较少位数的单元取代较多位数的单元。（3） 在延时要求不高的情况下，可提取逻辑电路公因子，把它分解成含有中间变量的多级电路。1.2.5 VHDL 和 MAX+PLUSII 在设计数字电路中的应用9以 VHDL 为工具的 EDA 设计方法与传统的人工设计方法相比，有以下几个优点：1、缩短了开发周期；2、提高了效率；3、产品的质量得到了提高。用 VHDL 进行数字系统开发与设计，其设计的抽象层次有 6 个，分别是系统级、芯片级、寄存器级、门级、电路级和版图/硅片级，可以在不同的抽象层次级别上设计系统。使用 MAX+PLUSII 作为开发环境时应该根据软件支持的芯片资源情况选择合适的设计层次。在 VHDL 设计中，常常采用多进程描述的方法来进行程序设计，通过使用进程可以把整体的功能局部化，分块设计， 多个进程通过进程间通信机制互相配合，达到设计要求。当进程比较多的时候， 它们之间的配合问题就比较复杂，因此在设计之前应该合理规划安排。1.2.6 用 EDA 方法设计数字系统的灵活性10用 EDA 方法设计数字系统，就是以硬件描述语言为系统逻辑描述的主要手段完成计数器设计文件，再运用 EDA 开发软件，对设计文件自动地完成逻辑编译、化间、分割、综合及优化逻辑仿真。直到对特定目标芯片的适配编译、逻辑映射和编程下载。在本文中是以 EDA 技术中的 ISP 软件为开发平台，来说明 EDA 方法设计数字系统的灵活性。1、设计输入方式的

《基于FPGA的数字秒表的设计毕业论文》由会员小鱼****猫分享，可在线阅读，更多相关《基于FPGA的数字秒表的设计毕业论文》请在金锄头文库上搜索。