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数字电子技术基础习题解答习 题7题7.1 某时序电路的状态转换表如表P7.1 所示，电路中所用触发器为上升沿触发若输入信号波形如图P7.1所示，设电路初始状态为00，请画出输出Z的波形表P7.100011110001/010/100/000/0100/111/001/100/1图P7.1解：根据状态转换表P7.1所示的状态转换过程(注意Z的状态是以现态确定的)，触发器输出Q1和 Q2以及输出Z的波形如图7.1所示画出波形图时，应注意Z与Q1、Q2、X之间的逻辑关系为组合逻辑关系图7.1题7.2 异步时序电路如图P7.2试分析此电路，写出时钟方程、驱动方程和状态方程，并画出状态转换表和状态转换图图P7. 2FF1FF3FF2解：电路没有输入控制信号，所以输出只与电路的原来状态相关输出Q1、Q3为同步工作状态，时钟方程为CP1=CP3=CP，Q2为异步工作状态，时钟方程为CP2=Q1各个触发器的驱动方程为：，，状态方程为，，电路的状态转换表如表7.2所示状态转换图如图7.2所示表7.2000001010011100101110111111101011011100100010010101100001110111010000011图7.2图P7. 3FF2FF3FF1“1”&&题7.3电路如图P7.3所示。

请写出此电路的驱动方程和状态方程，并画出状态转换表和状态转换图，最后分析该电路功能解：电路没有输入控制信号，所以输出只与电路的原来状态相关触发器为同步工作状态，各个触发器的驱动方程为：，，状态方程为，，电路的状态转换表如表7.3所示状态转换图如图7.3所示表7.3000001010011100101110111001010011100101110111000101110100111001010000011图7.3题7.4 电路如图P7. 4所示请写出此电路的输出方程、驱动方程和状态方程，并画出状态转换表和状态转换图 图P7. 4&解：电路输入控制信号X，触发器为同步工作状态，各个触发器的驱动方程为：，⊙X状态方程为，⊙X电路的状态转换表如表7.4所示状态转换图如图7.4所示表7.4 x0100011011000110111000110000100110Z111110→11→01110/1100/1000/1010/1图7.4001/1011/0101/1111/1 题7.5 分析图P7. 5所示电路，写出驱动方程、状态方程和输出方程，并画出输出Y和Z在一系列时钟作用下的时序图图P7. 5“1”解：电路没有输入控制信号，所以输出只与电路的原来状态相关。

触发器为同步工作状态，各个触发器的驱动方程为：，状态方程为，， ，电路的状态转换表如表7.5所示根据表7.5所示的电路状态转换表可以作出图7.5所示电路在一系列时钟作用下，输出Y和Z时序图如图7.5所示图7.5表7.50001101101101100Y0111Z00→11→001ZCP＆＆J Q2CI K 11图P7.6J Q3CI K J Q1CI K 题7.6 如图P7.6所示计数器中，若Q3Q2Q1的状态按自然二进制数编码，分析该电路的逻辑功能是什么计数器（同步，异步，加法， 法减，几进制）？（各个触发器的初始状态为零，写出驱动方程，状态方程和输出程，作状态转换图）解：图P7.6所示电路，各个触发器的驱动方程为：，，，状态方程为，＝⊙电路为异步计数器，CP1=CP2=CP，CP3＝电路的状态转换表如表7.6所示状态转换图如图7.6所示根据图7.6所示的状态转换图，可知电路为减法六进制计数器表7.6 000001010011100101110111110000001010011100101010Z1→00→1000000 111110101000图7.6011100010001ZZ=1其他Z=0题7.7 如图P7.7逻辑电路，设JK触发器的初始状态为零，画出在8个CP脉冲信号作用下Z端输出信号的波形，并对电路各部分的功能作必要的说明。

图P7.71CPZCBA74LS138＆解：图P7.7所示电路，各个触发器的驱动方程为：，，，状态方程为，，这部分触发器组成三位二进制加法计数器，计数过程为：000→001→010→011→100→101→110→111→00074LS138集成译码器以及与非门组成译码选择电路（函数产生电路，C端输入为高位，A端输入为低位），当计数器输出数据000、011、100、111时，译码选择器经与非门使得Z输出1Z的输出波形如图7.7所示图7.7题7.8 边沿JK触发器和边沿D触发器构成的时序电路和对应的时钟脉冲CP波形图如图P7.8所示，画出Q1，Q0的波形，其中RD是异步复位输入端图P7.8 CP=1Q1 1D CI RD1Q0Q0 1J CI 1KQ1Q1CPRDQ0解：图P7.8所示电路，各个触发器的驱动方程为：，，状态方程为，电路为异步时序电路，CP0=CP、CP1=Q0输出信号Q1，Q0的波形如图7.8所示图7.8Q1CPRDQ00J=0图7.9(1)1J=1K＝0K＝1题7.9 试用JK触发器设计一个自然序列的同步十一进制计数器解：十一进制计数，必须用四位二进制数表示计数过程，假定计数过程为加法计数过程，按规定选用的触发器采用JK触发器。

根据图7.9(1)所示的JK触发器状态转换图，可以作出十一进制计数器的状态转换表如表7.9所示表7.9 0000000100100011010001010110011110001001101000010010001101000101011001111000100110100000J3J2J1J00001001x00x101xx0x010x1x0xx11xxxx001x01xx0x0K3K2K1K0xxxxxxx1xx0xxx11x0xxx0x1x00xx1110xxx0xx11x1x根据表7.9所示的状态转换关系，作出构成计数器的JK触发器激励信号的函数“卡诺图”如图7.9（2）（a）、（b）、（c）、（d）、（e）、（f）、（g）、（h）所示00011110001xx1011xx111xxxx101xx0J0000111100001xx0101xx11xxxx1001xxJ10001111000001001xxxx11xxxx1000x0J2(b)(c)(a)图7.9（2）0001111000000001001011xxxx10xxXxJ30001111000x11x01x11x11xxxx10x1xxK00001111000xx1001xx1011xxxx10xxx1K1(e)(f)(d)0001111000xxxx01xxxx11xxxx1000x1K3(h)图7.9（2）0001111000xxxx01001011xxxx10xxxxK2(g)根据图7.9（2）所示的函数“卡诺图”，化简逻辑函数，得到构成十一进制计数器各个JK触发器的激励方程为：，，，，，，，。

根据JK触发器的激励方程，可以作出十一进制加法计数器的逻辑电路如图7.9（3）所示电路的进位信号图7.9（3） CP≥1RDQ2Z1J1KCIQ0RD1J1KCIQ1RD1J1KCIQ2RD1J1KCIQ3RD&&&Q0Q1&Q3检验电路是否能够自行启动，根据电路的激励方程以及JK触发器的特性方程，逻辑电路的状态方程为，，，，则电路的状态转换图如图7.9（4）所示从图7.9（4）所示的状态转换过程，可以看出，电路能够自行启动图7.9(4)0000000100100011010001010110011110001001101010111100110111101111题7.10 试用D触发器设计一个同步的五进制计数器解：选用D触发器的同步五进制加法计数器状态转换表如表7.10所示则触发器的激励方程为，，根据触发器的激励方程，可以作出五进制加法计数器的逻辑电路如图7.10所示。