quartus编译时常见错误和警告.pdf

QuartusQuartusQuartusQuartus 编译常见错误和警告编译常见错误和警告 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 珠联璧合珠联璧合珠联璧合珠联璧合lzxiaolzxiaolzxiaolzxiao@@@@1编译常见错误和警告编译常见错误和警告编译常见错误和警告编译常见错误和警告QuartusQuartusQuartusQuartus 编译常见错误和警告编译常见错误和警告 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 珠联璧合珠联璧合珠联璧合珠联璧合lzxiaolzxiaolzxiaolzxiao@@@@2在 QuartusII 下进行编译和仿真的时候，会出现一堆 warning，有的可以忽略，有的却需要注意虽然按 F1 可以了解关于该警告的帮助，但有时候帮助解释的仍然不清楚，大家群策群力，把自己知道和了解的一些关于警告的问题都说出来讨论一下，免得后来的人走弯路。

1.Found1.Found1.Found1.Found clock-sensitiveclock-sensitiveclock-sensitiveclock-sensitive changechangechangechange duringduringduringduring activeactiveactiveactive clockclockclockclock edgeedgeedgeedge atatatat timetimetimetime onononon registerregisterregisterregister““““““““原因原因：vector source file 中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化而时钟敏感信号是不能在时钟边沿变化的其后果为导致结果不正确措施：措施：编辑 vector source file2.Verilog2.Verilog2.Verilog2.Verilog HDLHDLHDLHDL assignmentassignmentassignmentassignment warningwarningwarningwarning atatatat :::: truncatedtruncatedtruncatedtruncated valuevaluevaluevalue withwithwithwith sizesizesizesize totototomatchmatchmatchmatch sizesizesizesize ofofofof targettargettargettarget ((((原因原因：：在 HDL 设计中对目标的位数进行了设定，如:reg[4:0] a，而默认为 32 位，将位数裁定到合适的大小。

措施措施：：如果结果正确，无须加以修正，如果不想看到这个警告，可以改变设定的位数3.All3.All3.All3.All reachablereachablereachablereachable assignmentsassignmentsassignmentsassignments totototodata_out(10)data_out(10)data_out(10)data_out(10) assignassignassignassign '0','0','0','0', registerregisterregisterregisterremovedremovedremovedremoved bybybyby optimizationoptimizationoptimizationoptimization原因原因：经过综合器优化后，输出端口已经不起作用了4.Following4.Following4.Following4.Following 9 9 9 9 pinspinspinspins havehavehavehave nothing,nothing,nothing,nothing, GND,GND,GND,GND, orororor VCCVCCVCCVCC drivingdrivingdrivingdriving dataindataindataindatain portportportport -- -- -- -- changeschangeschangeschanges totototo thisthisthisthisconnectivityconnectivityconnectivityconnectivity maymaymaymay changechangechangechange fittingfittingfittingfitting resultsresultsresultsresults. . . .原因原因：：第 9 脚，空或接地或接上了电源措施措施：：有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。

如果你的设计中这些端口就是这样用的，那便可以不理会这些 warning5.Found5.Found5.Found5.Found pinspinspinspins functioningfunctioningfunctioningfunctioning asasasas undefinedundefinedundefinedundefined clocksclocksclocksclocks and/orand/orand/orand/or memorymemorymemorymemory enablesenablesenablesenables原因原因：：是你作为时钟的 PIN 没有约束信息可以对相应的 PIN 做一下设定就行了主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如 flip-flop 的 clk 管脚，而此管脚没有时钟约束，因此 QuartusII 把“clk”作为未定义的时钟措施措施：：如果 clk 不是时钟，可以加“not clock”的约束；如果是，可以在 clock setting 当中加入 ；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assignments>Timinganalysis settings...>Individual clocks...>...QuartusQuartusQuartusQuartus 编译常见错误和警告编译常见错误和警告 ～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～～ 珠联璧合珠联璧合珠联璧合珠联璧合lzxiaolzxiaolzxiaolzxiao@@@@3注意在Applies to node 中只用选择时钟引脚一项即可， required fmax 一般比所要求频率高5%即可，无须太紧或太松。

6.Timing6.Timing6.Timing6.Timing characteristicscharacteristicscharacteristicscharacteristics ofofofof devicedevicedevicedeviceEPM570T144C5EPM570T144C5EPM570T144C5EPM570T144C5 arearearearepreliminarypreliminarypreliminarypreliminary原因原因：：因为 MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的，要等 ServicePack措施措施：：只影响 Quartus 的 Waveform7.Warning:7.Warning:7.Warning:7.Warning: ClockClockClockClock latencylatencylatencylatency analysisanalysisanalysisanalysis forforforfor PLLPLLPLLPLL offsetsoffsetsoffsetsoffsets is is is is supportedsupportedsupportedsupported forforforfor thethethethe currentcurrentcurrentcurrent devicedevicedevicedevice family,family,family,family,butbutbutbut is is is is notnotnotnot enabledenabledenabledenabled措施措施：：将 setting 中的 timing Requirements&OptionMore Timing SettingsettingEnableClock Latency 中的 on 改成 OFF8.Found8.Found8.Found8.Foundclockclockclockclockhighhighhighhightimetimetimetimeviolationviolationviolationviolationatatatat14.814.814.814.8nsnsnsnsononononregisterregisterregisterregister“|counter|lpm_counter:count1_rtl_0|dffs[11]““|counter|lpm_counter:count1_rtl_0|dffs[11]““|counter|lpm_counter:count1_rtl_0|dffs[11]““|counter|lpm_counter:count1_rtl_0|dffs[11]“原因原因：：违反了 steup/hold 时间，应该是后仿真，看看波形设置是否和时钟沿符合 steup/hold时间措施措施：：在中间加个寄存器可能可以解决问题9.warning:9.warning:9.warning:9.warning: circuitcircuitcircuitcircuit maymaymaymay notnotnotnot operate.detectedoperate.detectedoperate.detectedoperate.detected 46464646 non-operationalnon-operationalnon-operationalnon-operational pathspathspathspaths clockedclockedclockedclocked bybybyby clockclockclockclock clk44clk44clk44clk44withwithwithwith clockclockclockclock skewskewskewskew largerlargerlargerlarger thanthanthanthan datadatadatadatadelaydelaydelaydelay原因原因：时钟抖动大于数据延时,当时钟很快，而 if 等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才会出现措施措施：：settingtiming Requirements&OptionsDefault required fmax 改小一些，如改到50MHZ10.Design10.Design10.Design10.Design containsc。