(ISE使用流程)逻辑设计实验.docx

本文格式为Word版，下载可任意编辑(ISE使用流程)逻辑设计实验 测验一 ISE工具的使用流程--拨码开关操纵LED测验 1.1 测验目的 1.学会ISE的根本开发流程和常用功能的使用，本测验直接使用新建一个拨码开关操纵led 测验来作为设计文件，通过ise 综合、映射、布局布线后，生成FPGA位流配置文件，通过JTAG口对开发板上FPGA举行配置 2学会最根本拨码开关和led 工作原理 1.2 测验原理 1. 测验开发板的拨码开关向上拨动时处于低电平，向下处于高电平，用此来操纵LED灯 2. LED灯的的一端已经接高电平，另一端接FPGA的IO口，因此当IO输出低电平是便 可点亮LED灯，否那么LED为暗 3. 按键默认为高电平，按键按下时接地为低电平来检测按键的按下的复位信号 1.3 测验步骤 1. 开启ISE应用程序，进入图形化界面 图表 1 2. 点击File－>New project,在弹出的对话框中设定工程和工程路径，用HDL源码,NEXT 1 图表 2 3. 选定器件和封装，点击NEXT. 图表 3 4. 在工程中创造源文件，选择New Source.,选中Verilog Module,输入源文件名称 图表 4 2 5. 可在弹出的对话框中输入信号的输入输出定义，也可暂时不定义 图表 5 6.点击下一步，点击finish,然后自动回到 creat a new source 对话框，点击下一步，再击下一步，然后点击finish 。

图表 6 6. 点击设计的源文件，然后整个界面如下图 图表 7 3 7. 将鼠标置于输入输出的下方，点击工具栏中的，然后进入各子目次选择如下，这 是一个快捷操作模板右键use in file,可在源文件中看到已经添加相应的模板，然后修改一些端口、添加内容完善整个工程设计 图表 8 8. 写源文件的代码如下 module key_led(clk, key, reset_n, led); input clk; input key; input reset_n; output led; reg led; // Usage of asynchronous resets may negatively impact FPGA resources // and timing. In general faster and smaller FPGA designs will // result from not using asynchronous resets. Please refer to // the Synthesis and Simulation Design Guide for more information. always @(posedge clk or negedge reset_n) if (!reset_n) begin led <= 1; end else begin if(key==0) led <=0; else led <=1; end endmodule 4 可用design Utilities点击create schematic symbol下观看所生成的原理图来分析电路的性能。

9. 添加约束文件，source for 选择在 synthesis….，选中源文件，右键new source,选择如图 所示，输入文件名，点击next，然后finish.可以看到已经添加到工程中 图表9 10. 添加测试文件，在source for 选择在behavioral….,new source,然后选择Verilog test fixture, 建立测试文件Next,选择关联key_led,点击完成 5 — 4 —。