主板上各种信号说明.doc

主板上各种信号说明 - 一、CPU接口信号说明 1.A[31:3]# (I/O) Address〔地址总线〕 这组地址信号定义了CPU的最大内存寻址空间为4GB在地址周期的第一个子周期中，这些Pin传输的是交易的地址，在地址周期的第二个子周期中，这些Pin传输的是这个交易的信息类型 2.A20M# (I) Adress-20 Mask〔地址位20屏蔽〕 此信号由ICH〔南桥〕输出至CPU的信号它是让CPU在Real Mode〔真实形式〕时仿真8086只有1M Byte〔1兆字节〕地址空间，当超过1 Mbyte位空间时A20M＃为Low，A20被驱动为0而使地址自动折返到第一个1Mbyte地址空间上 3.ADS# (I/O) Address Strobe〔地址选通〕 当这个信号被声称时说明在地址信号上的数据是有效的在一个新的交易中，所有Bus上的信号都在监控ADS#是否有效，一但ADS#有效，它们将会作一些相应的动作，如：奇偶检查、协义检查、地址译码等操作 4.ADSTB[1:0]# (I/O) Address Strobes 这两个信号主要用于锁定A[31:3]#和REQ[4:0]#在它们的上升沿和下降沿。

相应的ADSTB0#负责REQ[4:0]#和A[16:3]#，ADSTB1#负责A[31:17]# 5.AP[1:0]# (I/O) Address Parity〔地址奇偶校验〕 这两个信号主要用对地址总线的数据进展奇偶校验 6.BCLK[1:0] (I) Bus Clock〔总线时钟〕 这两个Clock主要用于供给在Host Bus上进展交易所需的Clock 7.BNR# (I/O) Block Next Request〔下一块恳求〕 这个信号主要用于声称一个总线的延迟通过任一个总线代理，在这个期间，当前总线的拥有者不能做任何一个新的交易 8.BPRI# (I) Bus Priority Request〔总线优先权恳求〕 这个信号主要用于对系统总线使用权的仲裁，它必须被连接到系统总线的适当Pin 当BPRI#有效时，所有其它的设备都要停顿发出新的恳求，除非这个恳求正在被锁定总线所有者要始终保持BPRI#为有效，直到所有的恳求都完成才释放总线的控制权 9.BSEL[1:0] (I/O) Bus Select〔总线选择〕 这两组信号主要用于选择CPU所需的频率，下表定义了所选的频率： 10.D[63:0]# (I/O) Data〔数据总线〕 这些信号线是数据总线主要负责传输数据。

它们提供了CPU与NB〔北桥〕之间64 Bit的通道只有当DRDY#为Low时，总的数据才为有效，否那么视为无效数据 11.DBI[3:0]# (I/O) Data Bus Inversion〔数据总线倒置〕 这些信号主要用于指示数据总线的极性，当数据总的数据反向时，这些信号应为Low这四个信号每个各负责16个数据总线，见下表： 12.DBSY# (I/O) Data Bus Busy〔数据总线忙〕 当总线拥有者在使用总线时，会驱动DBSY#为Low表示总线在忙当DBSY#为High时，数据总线被释放 13.DP[3:0]# (I/O) Data Parity〔数据奇偶校验〕 这四个信号主要用于对数据总的数据进展奇偶校验 14.DRDY# (I/O) Data Ready〔数据准备〕 当DRDY#为Low时，指示当前数据总的数据是有效的，假设为High时，那么总的数据为无效 15.DSTBN[3:0]# (I/O) Data Strobe Data strobe used to latch in D[63:0]# : 16.DSTBP[3:0]# (I/O) Data Strobe Data strobe used to latch inn D[63:0]# : 17.FERR# (O) Floating Point Error〔浮点错误〕 这个信号为一CPU输出至ICH〔南桥〕的信号。

当CPU内部浮点运算器发生一个不可遮蔽的浮点运算错误时，FERR#被CPU驱动为Low 18.GTLREF (I) GTL Reference〔GTL参考电压〕 这个信号用于设定GTLn Bus的参考电压，这个信号一般被设为Vcc电压的三分之二 19.IGNNE# (I) Ignore Numeric Error〔忽略数值错误〕 这个信号为一ICH输出至CPU的信号当CPU出现浮点运算错误时需要此信号响应CPUIGNNE#为Low时，CPU会忽略任何已发生但尚未处理的不可遮蔽的浮点运算错误但假设IGNNE#为High时，又有错误存在时，假设下一个浮点指令是FINIT、FCLEX、FSAVE等浮点指令中之一时，CPU会继续执行这个浮点指令但假设指令不是上述指令时CPU会停顿执行而等待外部中断来处理这个错误 20.INIT# (I) Initialization〔初始化〕 这个信号为一由ICH输出至CPU的信号，与Reset功能上非常类似，但与Reset不同的是CPU内部L1 Cache和浮点运算操作状态并没被无效化但TLB〔地址转换参考缓存器〕与BTB〔分歧地址缓存器〕内数据那么被无效化了。

INIT＃另一点与Reset不同的是CPU必须等到在指令与指令之间的空档才会被确认，而使CPU进入启始状态 21.INTR (I) Processor Interrupt〔可遮蔽式中断〕 这个信号为一由ICH输出对CPU提出中断要求的信号，外围设备需要处理数据时，对中断控制器提出中断要求，当CPU侦测到INTR为High时，CPU先完成正在执行的总线周期，然后才开场处理INTR中断要求 22.PROCHOT# (I/O) Processor Hot〔CPU过温指示〕 当CPU的温度传感器侦测到CPU的温度超过它设定的最高度温度时，这个信号将会变Low，相应的CPU的温度控制电路就会动作 23.PWRGOOD (I) Power Good〔电OK〕 这个信号通常由ICH〔南桥〕发给CPU，来告诉CPU电已OK，假设这个信号没有供到CPU，CPU将不能动作 24.REQ[4:0]# (I/O) Command Request〔命令恳求〕 这些信号由CPU接到NB〔北桥〕，当总线拥有者开场一个新的交易时，由它来定义交易的命令 25.RESET# (I) Reset〔重置信号〕 当Reset为High时CPU内部被重置到一个的状态并且开场从地址0FFFFFFF0H读取重置后的第一个指令。

CPU内部的TLB〔地址转换参考缓存器〕、BTB〔分歧地址缓存器〕以及SDC〔区段地址转换高速缓存〕当重置发生时内部数据全部都变成无效 26.RS[2:0]# (I) Response Status〔响应状态〕 这些信号由响应方来驱动，详细含义请看下表： 27.STKOCC# (O) Socket Occupied〔CPU插入〕 这个信号一般由CPU拉到地，在主机板上的作用主要是来告诉主机板CPU是不是第一次插入假设是第一次插入它会让你进CMOS对CPU进展重新设定 28.SMI＃ (I) System Management Interrupt〔系统管理中断〕 此信号为一由ICH输出至CPU的信号，当CPU侦测到SMI#为Low时，即进入SMM形式〔系统管理形式〕并到SMRAM〔System Management RAM〕中读取SMI＃处理程序，当CPU在SMM形式时NMI、INTR及SMI#中断信号都被遮蔽掉，必需等到CPU执行RSM〔Resume〕指令后SMI#、NMI及INTR中断信号才会被CPU认可 30.STPCLK# (I) Stop Clock〔停顿时钟〕 当CPU进入省电形式时，ICH〔南桥〕将发出这个信号给CPU，让它把它的Clock停顿。

31.TRDY# (I/O) Target Ready〔目的准备〕 当TRDY#为Low时，表示目的已经准备好，可以接收数据当为High时，Target没有准备好 32.VID[4:0] (O) Voltage ID〔电压识别〕 这些讯号主要用于设定CPU的工作电压，在主机板中这些信号必须被提升到最高3V 二、VGA接口信号说明 1.HSYNC (O) CRT Horizontal Synchronization〔程度同步信号〕 这个信号主要提供CRT程度扫描的信号 2.VSYNC (O) CRT Vertical Synchronization〔垂直同步信号〕 这个信号主要提供CRT垂直扫描的信号 3.RED (O) RED analog video output〔红色模拟信号输出〕 这个信号主要为CRT提供红基色模拟视频信号 4.GREEN (O) Green analog video output〔绿色模拟信号输出〕 这个信号主要为CRT提供绿基色模拟视频信号 5.BLUE (O) Blue analog video output〔蓝色模拟信号输出〕 这个信号主要为CRT提供蓝基色模拟视频信号。

6.REFSET (I) Resistor Set〔电阻设置〕 这个信号将会连接一颗电阻到地，主要用于内部颜色彩色板DAC这颗电阻的阻值一般为169奥姆，精度为1％ 7.DDCA_CLK (I/O) Analog DDC Clock 这个信号连接NB〔北桥〕与显示器，这个Clock属于I2C接口，它与DDCA_DATA组合使用，用于读取显示器的数据 8.DDCA_DATA (I/O) Analog DDC Clock 这个信号连接NB〔北桥〕与显示器，这个Data与Clock 一样也属于I2C接口，它与DDCA_CLK组合使用，用于读取显示器的数据 三、AGP接口信号说明 1.GPIPE# (I/O) Pipelined Read〔流水线读〕 这个信号由当前的Master来执行，它可以使用在AGP 2.0形式，但不能在AGP 3.0的标准使用在AGP 3.0的标准中这个信号由DBI_HI〔Dynamic Bus Inversion HI〕代替 2.GSBA[7:0] (I) Sideband Address〔边带地址〕 这组信号提供了一个附加的总线去传输地址和命令从AGPn Master〔显示卡〕到GMCH〔北桥〕。

3.GRBF# (I) Read Buffer Full〔读缓存区满〕 这个信号说明Master是否可以承受先前以低优先权恳求的要读取的数据当RBF#为Low时，中裁器将停顿以低优先权去读取数据到Master 4.GWBF# (I) Write Buffer Full〔写缓存区满〕 这个信号说明Master是否可以准备承受从核心控制器的快写数据当WBF#为Low时，中裁器将停顿这个快写数据的交易 5.ST[2:0] (O) Status Bus〔总线状态〕 这组信号有。