第2节 实现吉比特高速串行I.doc

第 2 节 实现吉比特高速串行 I/O 的相关技术 吉比特 串行 I/O 10.2.1 吉比特高速串行 I/O 的特点和应用 吉比特收发器（MGT）是吉比特级串行器/解串器（SERDES ）的别名1．优点 1）速度高高速串行 I/O 的线速可超过吉比特，甚至数十吉位而并行传输线速不可能超越吉比特吉比特串行 I/O 的主要优势是速度在从片内/片外、板内/板外或盒内/盒外获取数据时，没有任何技术可以超越高速串行链路高速串行链路的线速范围为 1Gb/s~ 12Gb/s，有效负载范围为 0.8Gb~10Gb 2）节省管脚数将大量数据传入/出芯片或电路板时所遇到的第一个问题是引脚数，电路板设计时间和成本会随着管脚数的增加而急剧增加在大数据量应用下，串行I/O 可节省大量的管脚（在低速以及小数据量应用中，MGT 比传统并行模式需要更多的电源和接地引脚）3）简化同步转换输出采用单端并行总线时，设计者应考虑同步转换输出（SSO，即大量寄存器的值在某一时刻同时翻转，会对电源和地平面产生一定的影响，甚至影响到器件内部时钟和逻辑的正常工作）如果出现太多的同步转换，触地反弹会产生大量噪声设计者还可以在所有 I/O 上都使用差分信号处理技术，以此来消除 SSO 问题，但是这样做就会使引脚数翻倍。

如果数据流需求比较适中，设计者可以使用具有适当引脚数的并行接口 4）EMI 指标优经验表明：时钟越快，放射测试就越难进行，因此，吉比特设计的EMI 测试看起来是不可能实现的但是，通常高速串行链路的辐射量比以较低速度工作的大型总线低这是因为运行时的吉比特链路需要出色的信号完整性，正如经典论断“ 辐射问题实际上就是信号完整性问题” 所言，因此吉比特串行 IO 具有更好的 EMI指标 5）成本低采用 MGT 通常会降低系统总成本连接器采用较小、较经济的封装时，引脚数较少，电路板设计也更简单 6）预设协议采用 MGT 的另一个好处是可以使用预先定义好的协议和接口标准如Xilinx 提供了从 Aurora 到 XAUI 的多种协议，满足不同的用户需求 2．缺点 吉比特高速串行 I/O 的最大缺点在于对信号完整性的严格要求而且，阻抗控制的PC（印刷电路）板、高速连接器和电缆的费用较高因此，必须处理数字仿真中的复杂性和时基较小的问题并且，在利用预设协议的时候，必须为集成过程计划时间，以及为协议的开销安排额外的逻辑电路或 CPU 时钟周期 3．应用范围 起初，吉比特级串行器/解串器（SERDES ）仅局限于用在电信行业和少数缝隙市场（如广播视频）。

如今，MGT 应用出现在电子行业的各个角落 ——军事、医疗、网络、视频、通信等等MGT 也可以用于背板或机箱之间的 PCB 上对于电子行业的发展前景而言，MGT 至关重要下面是采用吉比特级 SERDES 的行业标准示例  光纤通道（FC）  PCI Express  RapidIO 串行  先进的交换互连（Advanced Switching Interface）  串行 ATA  1Gb 以太网  10Gb 以太网（XAUI）  Infiniband 1X、4X、12X 吉比特级通信似乎强加了一些苛刻限制串行设计者必须考虑信号完整性、较小的时基以及可能出现的对额外门电路和 CPU 周期的需求但是，在盒间以及芯片间通信中采用吉比特级技术的优势远远超过了那些可以察觉到的缺点例如：高速、引脚数少、低 EMI 和低成本等，这些都使它成为了众多高速设计的理想之选，并保证了其在未来通信系统中得到广泛的使用 10.2.2 吉比特串行 I/O 系统的组成 吉比特串行传输是一种通用的传输标准，虽然不同 FPGA 厂家的模块和组件名不同，但其关键技术都具备下列共同点 1．系统整体结构 吉比特串行传输的系统整体结构如图 10-1 所示。

下面对其中的主要模块进行简要介绍 图 10-1 吉比特高速串行 I/O 的系统结构示意图 串行器：将速率为 y 的 n 位宽并行数据转变成速率为 n*y 的串行数据 解串器：将速率为 n*y 的串行数据转变成速率为 y 的 n 位宽并行数据 Rx（接收）对齐：将接收的数据对齐到合适的字边界可以使用不同的方法，从自动检测和对齐特殊的预留比特序列（通常也称作 comma 字符），到用户控制的比特调整 时钟管理器：管理各种时钟操作，包括时钟倍频，时钟分频，时钟恢复 发送 FIFO（先进先出）：在输入数据发送之前，暂时保存数据 接收 FIFO：在接收数据被提取之前，暂时保存数据在需要时钟修正的系统中，接收FIFO 是必须的 接收线路接口：模拟接收电路，包括差分接收器，还可能包括有源或者无源均衡电路发送线路接口：模拟发送电路，可以支持多种驱动负荷通常还带有转换的预加重部分 线路编码器：将数据编码成适应不同线路的格式编码器通常会消除长的无转变位的序列，同时还可以平衡数据中 0、1 的出现次数需要注意的是，线路编码器是一个可选模块，某些 SERDES 可能没有 线路译码器：将线路上的编码数据分解成原始数据。

这是一个可选模块，编码可能在 SERDES 外完成） 时钟修正和通道绑定：修正发送时钟和接收时钟之间的偏差，同时也可实现多通道间的歪斜修正通道绑定是可选的，并不一定包含在 SERDES 中） 其他可能包括的功能模块有：循环冗余检测（CRC）码生成器、CRC 检测器、多种编码 和解码（4b/5b、8b/10b、64b/66b）、可调的扰码器、各种对齐和菊花链选项、可配置的时钟前端和后端以及不同等级的自环 2．参考时钟的要求 1）时钟精度 吉比特级收发器的输入时钟、或是参考时钟的规格定义是非常严格的其中包含非常严格的频率要求，通常用每百万次容许频率错误的单位 PPM 来定义抖动要求也是十分严格的，通常用时间（皮秒）或者时间间隔（UI）定义下面给出这些相关定义  PPM：百万分之一；用来描述非常小的比率  UI：时间间隔；等价于一个符号的时间长度，例如：0.2UI = 20%的符号时间  抖动：理想传输位置的偏差 如此严格的规定才使得 PLL 和时钟提取电路能够正常工作通常系统的每一个印刷电路板都需要有一个精确石英晶体振荡器供 MGT 使用这些晶体振荡器的精确度比大多数用在数字系统中的晶体振荡器要高一个级别，而且价格也要高出一截。

很多情况下，一般的时钟 发生芯片和 PLL 因为带有很大的抖动，而不能用于 MGT 2）时钟修正策略 传输时钟有非常严格的抖动要求，所以吉比特 SERDES 通常不能将恢复时钟作为传输时钟每一个 PCB 集合都有唯一的振荡器和唯一的频率如果两个 1GHz 的振荡器仅仅有 1PPM 的频差，同时我们提供 1/20 的参考时钟，则数据流的时钟每秒钟可能会增加或者缺失 20,000 个周期因此，在 8b/10b 编码的系统中，每秒将会额外增加或者损失 2 万个符号 大多数的 SERDES 都有时钟修正选项时钟修正需要使用唯一的符号或者符号序列，它们在数据流中是不会出现的因为时钟修正是对齐的后续处理，所以可以比较容易地通过保留一个 K 字符、或者一组有序的 K 字符、或者一个时钟修正数据序列来实现时钟修正进行的频数必须足够多，从而可以通过丢弃或者重复来补偿时钟的差异当然，有些系统并不需要时钟修正例如，相同的参考时钟和相同的速率意味着不需要进行时钟修正同样，如果所有接收电路的时钟都来自恢复时钟，那么时钟修正也是不需要的如果 FIFO 的写入速率和读出速率相等，也没有必要进行时钟修正如果所有的传输参考时钟都是通过一个外部的 PLL 锁定在一个公共的参考频率上，那么也不需要时钟修正。

3 线路编码机制 线路编码机制将输入的原始数据转变成接收器可以接收的格式同时，线路编码机制还必须保证有足够的切换提供给时钟恢复电路编码器还提供一种将数据对齐到字的方法，同时线路可以保持良好的直流平衡线路编码机制也可选择用来实现时钟修正、块同步、通道绑定和将带宽划分到子通道线路编码机制主要有两种：数值查找机制和自修改数据流或扰码器机制目前常用的有：8B/10B 编码、4B/5B 编码以及扰码 1）8b/10b 编码 8b/10b 编码机制是由 IBM 开发的，已经被广泛采用8b/10b 编码机制是Infiniband，吉比特以太网，FiberChannel 以及 XAUI 10G 以太网接口采用的编码机制它是一种数值查找类型的编码机制，可将 8 位的字转化为 10 位符号这些符号可以保证有足够的跳变用于时钟恢复8b/10b 编码具有良好的直流平衡特性，通过“ 运行不一致性”的方法来实现，即只使用有相同个数 0 和 1 的符号，但这会限制符号的数量同时，8b/10b 中的 comma 字符（用于表示对齐序列的一个或两个符号）可辅助数据对齐 8b/10b 机制能带来字对齐、时钟修正机制、通道绑定机制和子通道生成等功能，其唯一的缺陷是开销。

为了获得 2.5Gbit 的带宽，它需要 3.125Gb/s 的线路速率从减小开销的角度讲，下面所讲述的扰码技术可以很容易地解决时钟发送和直流偏置问题，并且不需要额外的带宽 2）4b/5b 编码 4b/5b 和 8b/10b 是类似的，但是要简单些，将 4 个比特编码成 5 个比特4b/5b 的控制字符要少一些，但不能处理直流平衡和不一致性问题由于编码开销相同但是功能却比较少，4b/5b 编码机制并不经常使用它的最大优势是设计的尺寸，不过随着逻辑门价格的降低这个优势也不再明显目前，4b/5b 仍用在各种低速标准中，包括低速率版本的光纤通路、音频标准 AES-10 以及多通道数字音频复接标准 MADI 接口中3）扰码 扰码是一种将数据重新排列或者进行编码以使其随机化的方法，但要求必须能够通过解扰恢复加扰的目的就是打乱长的连 0 和长的连 1 序列，将数据随机化一般将那些在解扰时不需要额外对齐信息的扰码称作自同步码扰码发生器通常由移位寄存器组成，所占用的硬件资源很少 扰码器消除了长连 0 和长连 1 序列以及其它会对接收器接收能力有负面影响的序列，但并不能取代 8b/10b 编码在实际中，由于存在不允许的数值，所以需要设计数据流中不能出现连 0 或连 1 的长度。

长的连 0、连 1 会被扰码器打乱，并在解扰时进行恢复接收数据流的解扰逻辑在数据流中搜寻这些符号并对齐数据 4．接收和发送缓冲器 接收和发送缓冲器，是吉比特级收发器的主要数字接口，通常是高速 FIFO发送端通常有一个小型的 FIFO，它要求读取和写入的时钟是等时同步的（频率匹配但相位不一定匹配）如果接收和发送的选通信号不是工作在精确相同的频率，则通常需要使用一个较大的 FIFO，并持续检测 FIFO 的当前状态如果 FIFO 被不断地填充，将最终导致溢出在这种情况下，必须在输入数据流中检测 idle 符号如果检测到 idle 符号，则不把 idle 符号写入 FIFO；反过来，如果 FIFO 运行较慢则在输出数据流会出现 idle符号，数据被传送给用户此时写指针保持不动，不断重复 idle 符号相对于发送缓冲器而言，MGT 内建的接收 FIFO 通常需要有更深层次的考虑它的主要目的是为了实现时钟修正和通道绑定 5．线路均衡 线路均衡主要用于补偿由频率不同而引起的阻抗/衰减差异均衡器有很多种形式，但总体上可以分为有源和无源两种均衡器通常包含在 SERDES 的模拟前端，或者作为系统的一个独立部分。

1）均衡技术简介 无源均衡器是无源电路，其频率响应可以补偿传输衰减它也可以看作一个滤波器，将传输线所使用的各个频率通过，而将传输线没有使用的其他频率滤除，那么整体的频率响应就会变得平坦许多有源均衡器可以认为是依赖频率的放大器/衰减器 有源均衡器主要有。