硬件工程师笔试面试题目扫描.pdf

硬件工程师笔试题目关键词 ： 硬件工程师笔试题目模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=S/4kd) 未知）3、最基本的如三极管曲线特性未知）4、描述反馈电路的概念，列举他们的应用仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因未知）10、给出一差分电路，告诉其输出电压Y+ 和 Y-,求共模分量和差模分量未知）11、画差放的两个输入管凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图并画出一个晶体管级的运放电路仕兰微电子）13、用运算放大器组成一个10 倍的放大器未知）14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的 rise/fall时间。

(Infineon笔试试题 ) 15、电阻 R 和电容 C 串联，输入电压为R 和 C 之间的电压，输出电压分别为C 上电压和R 上电压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器当 RCT时，给出输入电压波形图，绘制两种电路的输出波形图未知）16、有源滤波器和无源滤波器的原理及区别?（新太硬件）17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),当其通过低通、带通、高通滤波器后的信号表示方式未知）18、选择电阻时要考虑什么？（东信笔试题）19、在 CMOS 电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管 还是 N 管，为什么？（仕兰微电子）20、给出多个mos 管组成的电路求5 个点的电压Infineon 笔试试题 ) 21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点仕兰微电子）22、画电流偏置的产生电路，并解释凹凸）23、史密斯特电路,求回差电压华为面试题）24、晶体振荡器 ,好像是给出振荡频率让你求周期(应该是单片机的,12 分之一周期 .) （华为面试题）25、LC 正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。

仕兰微电子）26、VCO 是什么 ,什么参数 (压控振荡器 ?) （华为面试题）27、锁相环有哪几部分组成？（仕兰微电子）28、锁相环电路组成，振荡器（比如用D 触发器如何搭）未知）29、求锁相环的输出频率，给了一个锁相环的结构图未知）30、如果公司做高频电子的，可能还要RF 知识，调频，鉴频鉴相之类，不一一列举未知）31、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线无损耗给出电源电压波形图，要求绘制终端波形图未知）32、微波电路的匹配电阻未知）33、DAC 和 ADC 的实现各有哪些方法？（仕兰微电子）34、A/D 电路组成、工作原理未知）35、实际工作所需要的一些技术知识(面试容易问到 )如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就不一样了，不好说什么了未知）数字电路1、同步电路和异步电路的区别是什么？（仕兰微电子）2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系异步逻辑是各时钟之间没有固定的因果关系。

3、什么是 线与 逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）线与逻辑是两个输出信号相连可以实现与的功能在硬件上，要用oc 门来实现，由于不用 oc 门可能使灌电流过大，而烧坏逻辑门同时在输出端口应加一个上拉电阻4、什么是Setup 和 Holdup 时间？（汉王笔试）5、setup 和 holdup 时间 ,区别 .（南山之桥）6、解释 setup time 和 hold time 的定义和在时钟信号延迟时的变化未知）7、解释 setup 和 hold time violation ，画图说明，并说明解决办法威盛VIA2003.11.06 上海笔试试题）Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间输入信号应提前时钟上升沿（如上升沿有效） T 时间到达芯片， 这个 T 就是建立时间-Setup time. 如不满足setup time, 这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间如果hold time 不够，数据同样不能被打入触发器。

建立时间(Setup Time) 和保持时间（ Hold time ）建立时间是指在时钟边沿前，数据信号需要保持不变的时间保持时间是指时钟跳变边沿后数据信号需要保持不变的时间如果不满足建立和保持时间的话，那么DFF 将不能正确地采样到数据，将会出现metastability的情况如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除仕兰微电子）9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）在组合逻辑中， 由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争 产生毛刺叫冒险如果布尔式中有相反的信号则可能产生竞争和冒险现象解决方法：一是添加布尔式的消去项，二是在芯片外部加电容10、你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？（汉王笔试）常用逻辑电平：12V ，5V，3.3V ；TTL 和 CMOS 不可以直接互连，由于TTL 是在 0.3-3.6V 之间， 而 CMOS 则是有在12V 的有在 5V 的CMOS 输出接到TTL 是可以直接互连。

TTL 接 CMOS 需要在输出端口加一上拉电阻接到5V 或者 12V11、如何解决亚稳态飞利浦大唐笔试）亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态当一个触发器进入亚稳态时， 既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去12、IC 设计中同步复位与异步复位的区别南山之桥）13、MOORE 与 MEELEY状态机的特征南山之桥）14、多时域设计中,如何处理信号跨时域南山之桥）15、给了 reg 的 setup,hold 时间，求中间组合逻辑的delay 范围飞利浦大唐笔试）Delay q,还有 clock 的 delay, 写出决定最大时钟的因素，同时给出表达式威盛VIA 2003.11.06 上海笔试试题）18、说说静态、动态时序模拟的优缺点威盛VIA 2003.11.06 上海笔试试题）19、一个四级的Mux, 其中第二级信号为关键信号如何改善 timing 威盛 VIA 2003.11.06 上海笔试试题）20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。

未知）21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优点），全加器等等未知）22、卡诺图写出逻辑表达使威盛VIA 2003.11.06 上海笔试试题）23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和威盛）24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题circuit design-beijing-03.11.09）25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中P 管的宽长比要比N 管的宽长比大？（仕兰微电子）27、用 mos 管搭出一个二输入与非门。

扬智电子笔试）28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time) 威盛笔试题circuit design-beijing-03.11.09）29、画出 NOT,NAND,NOR的符号，真值表，还有transistor level 的电路 Infineon 笔试）30、画出 CMOS 的图，画出tow-to-one mux gate 威盛VIA 2003.11.06 上海笔试试题）31、用一个二选一mux 和一个 inv 实现异或飞利浦大唐笔试）32、画出 Y=A*B+C的 cmos 电路图科广试题）33、用逻辑们和cmos 电路实现ab+cd 飞利浦大唐笔试）34、画出 CMOS 电路的晶体管级电路图，实现Y=A*B+C(D+E)仕兰微电子）35、利用 4 选 1 实现 F(x,y,z)=xz+yz未知）36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化简）。

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图， 根据输入波形画出各点波形Infineon 笔试）38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什么？ 1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案： NAND （未知）39、用与非门等设计全加法器华为）40、给出两个门电路让你分析异同华为）41、用简单电路实现，当A 为输入时，输出B 波形为 （仕兰微电子）42、A,B,C,D,E 进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中 1 的个数比0 多，那么F 输出为 1，否则 F 为 0），用与非门实现，输入数目没有限制未知）43、用波形表示D 触发器的功能扬智电子笔试）44、用传输门和倒向器搭一个边沿触发器扬智电子笔试）45、用逻辑们画出D 触发器威盛VIA 2003.11.06 上海笔试试题）46、画出 DFF 的结构图 ,用 verilog 实现之威盛）47、画出一种CMOS 的 D 锁存器的电路图和版图未知）48、D 触发器和D 锁存器的区别新太硬件面试）49、简述 latch 和 filp-flop 的异同。