计算机组成原理试验报告八位补码加减法器的设计与实现.doc

计算机科学与技术学院计算机组成原理实验报告书实验班学名称 八位补码加/减法器的设计与实现级号姓名指导教师日期成绩实验 1八位补码加 /减法器的设计与实现一、实验目的1. 掌握算术逻辑运算单元（ALU的工作原理2. 熟悉简单运算器的数据传送通路3. 掌握 8 位补码加 /减法运算器的设计方法4. 掌握运算器电路的仿真测试方法实验任务1 ．设计一个 8 位补码加 / 减法运算器（1） 参考图1,在QUARTUS II里输入原理图，设计一个8位补码加/减法 运算器2） 创建波形文件，对该 8位补码加 /减法运算器进行功能仿真测试 3）测试通过后，封装成一个芯片2．设计 8 位运算器通路电路 参考下图，利用实验任务 1 设计的 8 位补码加/减法运算器芯片建立运 算器通路3．利用仿真波形，测试数据通路的正确性 设定各控制信号的状态，完成下列操作，要求记录各控制信号的值及时 序关系 1）在输入数据 IN7~IN0 上输入数据后，开启输入缓冲三态门，检查总线BUS7~BUS上的值与IN0~IN7端输入的数据是否一致2） 给DR1存入55H,检查数据是否存入，请说明检查方法3） 给DR2存入AAH检查数据是否存入，请说明检查方法。

4） 完成加法运算，求55H+AAH检查运算结果是否正确，请说明检查方法5） 完成减法运算，分别求 55H-AAH和AAH-55H检查运算结果是否正确，请 说明检查方法6）求12H+34H-56H将结果存入寄存器 R0,检查运算结果是否正确，同 时检查数据是否存入，请说明检查方法三、实验要求（1） 做好实验预习，掌握运算器的数据传送通路和 ALU的功能特性 2） 实验完毕，写出实验报告，内容如下：① 实验目的② 实验电路图③ 按实验任务3的要求，填写下表，以记录各控制信号的值及时序关系表中的序号表示各控制信号之间的时序关系要求一个控制任务填一张表， 并可用文字对有关内容进行说明序 号nsw-bu sn R0-BUSLDROLDR1LDR2mnalt u-busIN7~IN0BUS7~BUS0④ 仿真波形及仿真结果的分析方法、分析过程和分析结果⑤ 实验体会与小结四、实验预习内容1. 实验电路设计原理及思路说明本实验利用基本逻辑门电路设计一位全加器（FA）,如表1： 表1-一位全加器（FA）电路的输入输出信号说明信号名称说明输入信号Ai加数Bi加数Ci低位输入的进位输出信号Si和Cj运算产生的进位然后以此基础上实现八位补码加/减法器的设计，考虑到实现所需既可以实现加 法又可以实现减法，所以使用了一个 M输入来进行方式控制加减。

2. 实验电路原理图实验参考电路如下图所示，下图（a）是1位全加器的电路原理图，图（b）是 由1位全加器采用行波进位方法设计的多位补码加 /减法运算器a)M =加 M = I减方式拧制M符号位图1-多位补码加/减法运算器原理图图2-8位运算器通路原理图3. 实验电路功能说明表2- 一位全加器（FA）功能表输入输出CiBiAiSiCj0000000110010100110110010101011100111111表3-M与Bi异或关系原理图MBiM异或Bi000011101110当M为0时，Bi与M值无关，当M为1时，Bi取反也就是当 M为0时，执行加法运算，反之 进行减法运算FA实现Ai与（Bi异或M）的加法运算，再加上 Ci输出Si表4-图4功能端口解析接口解析输入A[7..0]8位信号输入（加/被减数）B[7..0]8位信号输入（加/减数）M控制信号（0加，1减）输出S[7..0]输出8位计算结果OVER溢出信号（0不溢出，1溢 出）表5-图3功能端口解析接口解析输入IN[7..0]8位信号输入n sw-bus控制输入信号（0有效，1 无效）n alu-bus控制输入信号（0有效，1 无效）n R0-BUS控制输入信号（0有效，1 无效）LDR0时钟信号，上升沿有效LDR1时钟信号，上升沿有效LDR2时钟信号，上升沿有效m溢出信号（0不溢出，1溢出）输出BUS[7..0]8位信号输出注：的 AGN和BGN接口与74374b的OEN接口都是低电平有效, nsw-bus , nalu-bus 和nRO-BUS控制器件的输入，当输入0时，输入有效，否则无效的CLK接 口为上升沿有效，当 LDR的时钟处于上升沿，即 0->1变化时，输入有效4. 器件的选型本实验用到以下基本逻辑器件：异或门，一位加法器 FA 7486等表6- 一位全加器（FA）电路所用主要器件清单名称说明AND2二输入与门XOR2异或门OR2或门INPUT信号输入端子OUTPUT信号输出端子表7-8位补码加/减法运算器器件清单XOR2二输入异或门FA一位加法器（自选器件）INPUT信号输入端子OUTPUT信号输出端子表8-8位运算器通路电路INPUT信号输入端子OUTPUT信号输出端子8位补码加/减法运算器计算元件（自选器件）74273b数据缓存元件74244b数据缓存元件5. 实验方法与实验步骤等本实验利用EDA工具软件（Quartus II 或以上版本）完成，实验分为：原 理图的录入与编辑、仿真波形的设计及仿真结果的分析这 3个步骤。

具体为：（1） 原理图的录入与编译在EDA工具软件（Quartus II或以上版本）中，采用原理图的录入的方法，绘制电路原理图绘制完成存盘后进行编译编译通过后，可以进行步骤（ 2）的操作如果编译不通过，则检查原理图，改正错误后，重新存盘并编译这一 过程重复进行，直至原理图编译通过2） 仿真波形的设计序号A （十进制）B （十进制）M（01信号）S （二进制）溢岀根据电路的功能，设定输入信号的初值后，利用EDA工具软件（Quartus II 或以上版本）的波形仿真功能，验证电路的正确性根据8位补码加/减法运算器 的功能要求，选定8组输入信号的初值，如下表所示：序号CiBiAi10002001301040115100610171108111表9- 一位全加器（FA）电路仿真波形输入信号初值表10-8位补码加/减法运算器仿真波形输入信号初值序号 A （十进制）| B （十进制）| M（01信号）］ S （二进制）| 溢出10200000101000240200001111000380200011001000412020015101010000000006501010010100007801010100011008110101011001000(3) 仿真结果的分析在EDA工具软件(Quartus II或以上版本)中，新建仿真波形文件，按表所示 的输入信号的初值进行设定后，进行仿真。

阅读仿真波形，对照电路功能，进行分 析并给出结论五、实验电路图根据电路原理图，实验时在 Quartus II 环境里绘制的实验电路如下图所示■ Ji q f ■ EHK二"』曲匸以/「U以LJ_：■f 呻 1]小工1」-' -L~ """"SU 菲 C]图5-8位运算器通路电路六、仿真调试的过程、仿真结果的分析和仿真测试的结论在Quartus II中新建仿真波形文件，如下图 6示, T -JT n.-.- C - -^NFJ' IBA¥ 4T4244bASM眄i]Et；忖：Cbool》… || L~1 >-jlll> 3tl^ --・_■>! I J , -J-.』- .lb- ” » > ■ ■ ■ i ■ ■ u此：M OVER 冲 a\ sp l. B[7 J|lE…祁湎…；QJH2 匚二匪二!:..；：：：：：；；：一.：：..；.一：：-ia«3.黑T臥L「，..CM6 11Z-Fl-lCLK爼.111~CTR7閔r，僭尸1■丿呻…DfB-. i ]1[9 1| OEN工 1| 1RI.皿74374D::I■"■UtfflTEMT'WWk:；H如IFQ pc1+ 63. 2uc1* 3 Uf 6.■< UC5 ns JAAlIn! 厂rElI r —r™—n\ i ir~ i i—■TCii—1aCj■厂■£>Bii—1 i ~L —r-_ j 1 "Mj_" ' ' —-—o图6- 一位全加器（FA）仿真结果分析图所示的仿真波形，可得到下表所示的实验结果。

表11-一位全加器（FA）电路仿真实验结果输入输出周期时间CiBiAiSiCj10-800ns0000023 S0011033 S 3 S0101043 S 3 S0110153 S 3 S1001063 S 3 S1010173 S 3 S1100183 S 3 S11111将表9与表11相对照，可知一位全加器FA正确在Quartus II中新建仿真波形文件，如下图7所示图7-8位补码加/减法运算器仿真结果分析图所示的仿真波形，可得到下表所示的实验结果表12-八位补码加/减法器电路仿真实验结果输入输出周期时间A。