modelsim详细使用教程.pdf.doc

天津大学 电子信息工程学院 戴鹏Modelsim 详细使用方法很多的 modelsim 教程中都讲得很丰富，但忽视了对整个仿真过程的清晰解读，而且都是拿 counter 范例举例子，有些小白就不会迁移了这里我们着眼于能顺利的跑通一个自己写的程序，一步一步的讲解，如果你是一个初学者，这再适合你不过了，虽然貌似字写得比较多，那是因为写得相当的详细，一看就会啦 O(∩_∩)O~一、 建立工程1、 在建立工程（project）前，先建立一个工作库（library），一般将这个 library 命名为work尤其是第一次运行 modelsim 时，是没有这个“work”的但我们的 project一般都是在这个 work 下面工作的，所以有必要先建立这个 workFileànewàlibrary点击 library 后会弹出一个对话框，问是否要创建 work，点击 OK就能看见 work.版权所有，翻录必究！天津大学 电子信息工程学院 戴鹏2、 如果在 library 中有 work，就不必执行上一步骤了，直接新建工程Fileànewàproject会弹出在 Project Name 中写入工程的名字，这里我们写一个二分频器，所以命名 half_clk,然后点击OK。

会出现版权所有，翻录必究！天津大学 电子信息工程学院 戴鹏由于我们是要仿一个自己写的程序，所以这里我们选择 Create New File在 File Name 中写入文件名（这里的 file name 和刚刚建立的 project name 可以一致也可以不一致）注意 Add file as type 要选择成 Verilog（默认的是 VHDL），然后 OK发现屏幕中间的那个对话框没有自己消失，我们需要手动关闭它，点 close并且在 project 中出现了一个 half_clk.V 的文件，这个就是我们刚刚新建的那个 file这样工程就建立完毕了二、 写代码：1、 写主程序：双击 half_clk.v 文件会出现程序编辑区，在这个区间里写好自己的程序，这里我们写一个简单的二分频的代码：module half_clk_dai(clk_in, rst, clk_out );input clk_in; input rst;版权所有，翻录必究！天津大学 电子信息工程学院 戴鹏output clk_out; reg clk_out;always @(posedge clk_in or negedge rst) beginif(!rst) clk_out<=0;else clk_out<=~clk_out;endendmodule写完代码后，不能马上就编译，要先保存，否则，编译无效。

我们会看到“保存”的图标是两色的，而且 half_clk.v 后的“？”还存在，这说明你没有保存文件，这时，只需要点击保存，就会发现“保存”的图标变成了阴影，这样编译才有效，而就是这么不起眼但至关重要的一步“保存”，往往被很多初学者忽视，最终怀疑程序和版权所有，翻录必究！天津大学 电子信息工程学院 戴鹏软件问题其实只是没保存2、写测试程序（testbench）:每一个主程序（实现我们需要的某种功能的程序），都要配套的编写一个测试程序,为什么？这里不打算细说，testbench 是给主程序提供时钟和信号激励，使其正常工作，产生波形图，具体请参看 verilog 教课书在 half_clk.v 下方的空白区域内右键，选择 Add to Project àNew File出现下框，写入测试程序的名字 half_clk_tb，tb 是 testbench 的意思，注意选 verilog，Ok这样就把 half_clk_tb.v 加载到了 project 中，双击 half_clk_tb.v 在右边的程序编辑区中编写代码：`timescale 1ns/1ns版权所有，翻录必究！。