数字逻辑：第六章 同步时序电路.ppt

1第六章第六章 同步时序电路同步时序电路6.1 6.1 同步时序电路的基本概念同步时序电路的基本概念6.2 6.2 同步时序电路分析同步时序电路分析6.3 6.3 同步时序电路设计同步时序电路设计6.4 6.4 典型同步时序电路典型同步时序电路26.1 6.1 同步时序电路的基本概念同步时序电路的基本概念1 1、特点、特点任一时刻的输出既与即刻输入有关(若有输入)，还与电路当时的状态有关(和以前的输入有关)即电路具有记忆能力2 2、结构、结构6.1.1 6.1.1 时序电路的定义和结构时序电路的定义和结构一定有存储元件(触发器)3组合电路存储元件X(tn)Y(tn)Z(tn)Q(tn)tn：当前时刻X(tn)：当前的输入Y(tn)：当前的输出Q(tn)：当前的状态Z(tn)：当前的激励输入4时序逻辑电路一般用以下三个方程进行描述：输出方程： Y(tn)=F[X(tn)，Q(tn)]激励方程： Z(tn)=G[X(tn)，Q(tn)]状态方程： Q(tn+1)=H[Z(tn)，Q(tn)]5例：试分析下列时序逻辑电路JKCPXY&&1输出方程：激励方程：状态方程：66.1.2 6.1.2 时序电路的分类时序电路的分类1 1、按电路中触发器状态变化是否同步分类、按电路中触发器状态变化是否同步分类若时钟CP同时加到每一个存储元件上为同步，否则为异步。

DDDCPX(1)(1)同步时序逻辑电路同步时序逻辑电路7DDDCP(2)(2)异步时序逻辑电路异步时序逻辑电路2 2、按输出信号的特性分类、按输出信号的特性分类(1)Moore(1)Moore型型无输入X，或有输入X，但：Y(tn)=F[Q(tn)]一定有输入X，且Y(tn)=F[X(tn) ，Q(tn)](2)Mealy(2)Mealy型型8JKCPXY&&例：该电路是Mealy型的9JKCPXY&例：该电路是Moore型的106.1.3 6.1.3 同步时序电路的描述方法同步时序电路的描述方法1 1、方程组：输出方程、激励方程和状态方程、方程组：输出方程、激励方程和状态方程2 2、状态转换真值表、状态转换真值表3 3、状态转换图、状态转换图4 4、时序图、时序图( (时间图时间图) ) 或称工作波形图或称工作波形图116.2 6.2 同步时序电路的分析同步时序电路的分析1 1、列方程组、列方程组2 2、根据方程组列出状态转换表、根据方程组列出状态转换表3 3、作出状态图、作出状态图4 4、作出时序图、作出时序图( (时间图、工作波形图）时间图、工作波形图）5 5、用文字描述电路的功能、用文字描述电路的功能6.2.1 6.2.1 分析方法分析方法126.2.2 6.2.2 分析举例分析举例例1: 试分析下列同步时序电路JQ1Q1KJQ2Q2KJQ3Q3KCP&&1Y&13(1)(1)求方程组求方程组14 Q3n Q2n Q1n Q3n+1 Q2n+1 Q1n+1 Y 0 0 1 0 1 0 00 1 0 0 1 1 00 1 1 1 0 0 01 0 0 1 0 1 01 0 1 1 1 0 01 1 0 0 0 0 11 1 1 0 0 0 10 0 0 0 0 1 0(2)(2)求状态转换表求状态转换表15000001010011100101110111/0/0/0/0/0/0/1/1/0/00123456/0/0/0/0/1(3)(3)状态转换图状态转换图1612345CP67Q1nQ2nQ3nY(4)(4)时序图时序图通过分析可知：该电路为7进制加法计数器。

5)(5)描述电路功能描述电路功能1771421CPY7进制7进制CP当CP为周期性信号时，计数器可用作为分频器18例2：试分析下列电路JQ2Q2KJQ1Q1K1Y&&&=1XCP19(1)(1)求方程组求方程组X X Q Q2 2n n Q Q1 1n n Q Q2 2n+1 n+1 Q Q1 1n+1 n+1 Y Y(2)(2)状态转换表状态转换表0 0 0 0 1 00 0 1 1 0 00 1 0 1 1 00 1 1 0 0 11 0 0 1 1 11 0 1 0 0 01 1 0 0 1 01 1 1 1 0 02000011011X/Y0/01/11/01/01/00/00/00/1(3)(3)状态转换图状态转换图21(4)(4)时序图时序图12345CPXYQ1nQ2n“0”通过分析可知：为4进制可异计数器(可加可减)。

12345CPXYQ1nQ2n“1”(5)(5)描述电路功能描述电路功能22例3: 试分析下列电路(1)(1)求方程组求方程组DQ3Q3CPDQ2Q2DQ1Q1&Z&23Q3n Q2n Q1n Q3n+1 Q2n+1 Q1n+1 Z (2)(2)状态转换表状态转换表0 0 0 0 0 1 10 0 1 0 1 1 10 1 0 0 0 1 10 1 1 1 1 1 11 0 0 0 0 0 01 0 1 0 1 0 11 1 0 0 0 0 01 1 1 1 1 0 124 010 101/1/1 011/1 111/1 110/1 000 001/1/0 100/0(3)(3)状态转换图状态转换图该电路是一个无权码编码的5进制计数器4)(4)描述电路功能描述电路功能251234567CPQ1nQ2nQ3n(5)(5)时序图时序图Z000000001001011011111111110110/1/1/1/1/1/1/0/0/1/126例4: 分析下列电路Q2Q2DQ1Q1CP≥1≥1XZ&D(1)(1)求方程组求方程组27 X Q2n Q1n Q2n+1 Q1n+1 Z0 0 0 0 0 00 0 1 1 0 00 1 0 0 0 00 1 1 0 0 01 0 0 0 1 01 0 1 0 1 01 1 0 0 1 11 1 1 0 1 0(2)(2)状态转换表状态转换表2800011011X/Z0/01/01/00/00/01/10/01/0X=100101011101000101Z=000001010001000001串行序列检测器101可重叠1/00/01/129例5: 试分析下列电路JKCP=1&≥1X1X2=1Y30(1)(1)求方程组求方程组X2 X1 Qn Qn+1 Y0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1(2)(2)状态转换表状态转换表31设电路初始状态为“0”，输入X2为00110110、X1为01011100，考察电路输出和状态响应序列。

0101/010/011/100/001/110/111/000/1(被加数)输入X2(加数) 输入X1(产生的进位) Q(和数) Y01010000时钟节拍1 2 3 4 5 6 7 8100111100110111110100001电路实现串行加法，Q端起始状态设为“0”相加后产生的进位由Q端保存，再参加下一位的相加326.3 同步时序电路的设计设计步骤设计步骤(1) (1) 分析要求，作状态图；分析要求，作状态图；(2) (2) 状态化简；状态化简；(3) (3) 选触发器及确定触发器的个数；选触发器及确定触发器的个数；(4) (4) 状态分配状态分配( (状态编码状态编码) )；；(5) (5) 作状态转换真值表；作状态转换真值表；(6) (6) 求出状态方程、激励方程和输出方程；求出状态方程、激励方程和输出方程；(7) (7) 对存在无效状态的电路，检查能否自启动；对存在无效状态的电路，检查能否自启动；(8) (8) 电路图336.3.1 6.3.1 形成原始状态图和状态表形成原始状态图和状态表例1：试作101串行序列检测器(可重叠)的状态图和状态表。

X：00110101111010100Y：00000101000010100S0S1S21/01/00/01/10/00/034 次态 / 输出 X=0 X=1现态S3 d/d d/dS2 S0/0 S1/1S1 S2/0 S1/0S0 S0/0 S1/0 设：S0=00 S1=01 S2=10 S3=11S0S1S20/01/00/01/01/10/035 X Q2n Q1n Q2n+1 Q1n+1 Y 次态次态 / / 输出输出 X=0 X=1X=0 X=1现态现态 S S0 0 S S0 0/0 S/0 S1 1/0/0S S1 1 S S2 2/0 S/0 S1 1/0/0S S2 2 S S0 0/0 S/0 S1 1/1/1S S3 3 d/d d/dd/d d/d0 0 0 0 0 00 0 1 1 0 00 1 0 0 0 00 1 1 d d d1 0 0 0 1 01 0 1 0 1 01 1 0 0 1 11 1 1 d d d设：S0=00 S1=01 S2=10 S3=1136例2 ：试求作用于检测串行输入的8421BCD码的状态图和状态表。

要求：1、输入顺序是先高位后低位；2、当出现非法数字1010～1111时，输出为“1”，否则输出为“0”3、每一组数输入完后均返回起始状态37AB0/0H0/00/01/00/01/00/01/00/01/00/01/00/11/10/11/10/11/1E1/0I1/0J0/0K1/0D0/0C1/0G1/0P1/0F0/0L0/0M1/0N0/0状态图38现态 X=0 X=1 现态 X=0 X=1次态 / 输出次态 / 输出H A/0 A/0P A/1 A/1N A/1 A/1F L/0 M/0M A/1 A/1E J/0 K/0L A/0 A/0D H/0 I/0K A/0 A/0C F/0 G/0J A/0 A/0B D/0 E/0I A/0 A/0A B/0 C/0G N/0 P/0390000010100111001011101111/01/01/01/01/01/11/10/00/00/00/1例3：试设计三位二进制加/减法(可逆)计数器的状态图和状态表。

若X=0作减法；X=1作加法1/01/00/00/00/00/040Q3n Q2n Q1n Q3n+1 Q2n+1 Q1n+1 X=0 X=10 0 0 111/1 001/00 0 1 000/0 010/00 1 0 001/0 011/00 1 1 010/0 100/01 0 0 011/0 101/01 0 1 100/0 110/01 1 0 101/0 111/01 1 1 110/0 000/141例4：设某同步时序电路输入为X1、X2，输出为Y，在同一时间内，X1、X2不能同时为“1”(约束条件)，只有当X1输入了3个或3个以上的“1”然后X2再输入一个“1”时，电路输出Y=1，并返回初始状态；否则无论电路处在哪个状态，只要X2为“1”，Y均为“0”，并返回初始状态设初始状态为A42ABCD10/010/001/100/000/001/001/000/010/000/001/010/0X1X2 / Y43D D/0 A/1 D/0D D/0 A/1 D/0C C/0 A/0 D/0C C/0 A/0 D/0B B/0 A/0 C/0B B/0 A/0 C/0 A A/0 A/0 B/0 A A/0 A/0 B/0次态次态 / / 输出输出现态现态 X X1 1X X2 2=00 X=00 X1 1X X2 2=01 X=01 X1 1X X2 2=10 X=10 X1 1X X2 2=11=11A AB BC CD D00/000/001/001/010/010/000/000/001/001/010/010/000/000/001/001/010/010/000/000/010/010/001/101/1d/dd/dd/dd/dd/dd/dd/dd/d44存在任意项(约束项)的状态表称不完全确定状态表，它所描述的电路叫不完全确定电路。

若状态表中的次态和输出都有确定的状态和输出，则称为完全确定状态表456.3.2 6.3.2 状态化简状态化简化简目的：化简目的：(2)(2)简化激励方程简化激励方程等效状态最简单的判别方法是：“输入相同，输出相同，到达的次态也相同”1)(1)使触发器个数最少；使触发器个数最少；所谓状态化简就是要省略等效状态46SjSiSn1/01/00/0 0/0例：47一、完全确定状态表的化简一、完全确定状态表的化简等效状态：设状态S1和S2是完全确定状态表中的两个状态，如果对于所有可能的输入序列，分别从状态S1和S2出发，所得到的输出和次态序列完全相同，则状态S1和S2是等效的记为：(S1,S2)，或者说S1和S2是等效对等效状态可以合并等效状态的传递性：若状态S1和S2是等效的，状态S2和S3是等效的，则状态S1和S3也是等效的记为:(S1，S2)，(S2，S3) (S1，S2，S3)48例如：若有(S1，S2)和(S2，S3)，则有等效类(S1，S2 ，S3)最大等效类：若一个等效类不是任何其它等效类的子集，则此等效类称为最大等效类即使是一个状态，只要它不包含在别的等效类中，它也是最大等效类。

状态化简就是从原始状态表中找出最大等效类的集合，然后用一个新符号表示最大等效类，从而得到最小化状态表等效类：是彼此等效的状态的集合称为等效类49如果Si和Sj是完全确定原始状态表中的两个现态，则Si和Sj等效的条件可归纳为：在输入的各种取值组合下，第一，它们的输出完全相同；第二，它们的次态满足下列条件之一：(1) 次态相同；(2) 次态交错(循环)；(3) 次态保持原状态不变；(4) 次态对等效50次态相同SjSiSn1/00/01/00/0SjSi0/11/01/00/1次态交错(循环)51SjSiSlSkSn0/11/00/11/00/1 1/00/1 1/0次态对等效SjSi1/00/01/00/0保持原状态不变521 1、观察法状态化简、观察法状态化简次态/输出现态 X=0 X=1D A/0 D/1C A/0 D/1B A/0 C/0A A/0 B/0满足输出都相同的现态只有A，B和C，D但可见仅C，D是等效的故上表的最大等效类集合为： ｛(A),(B),(C,D)｝53次态/输出 现态 X=0 X=1 c a/0 c/1 b a/0 c/0 a a/0 b/0次态/输出现态 X=0 X=1D A/0 D/1C A/0 D/1B A/0 C/0A A/0 B/0若将(A)、(B)、(C，D)分别用符号a、b、c表示并代入原始状态表中，则得最小化状态表。

542 2、隐含表法状态化简、隐含表法状态化简基本思想：• 对原始状态表中的所有状态两两比较，找出等效状态对；• 利用等效状态的传递性得到等效类和最大等效类；• 将最大等效类中的状态合并，得到最小化状态表55例：化简下列状态表次态 / 输出 现态 X=0 X=1A C/0 B/1B F/0 A/1C D/0 G/0D D/1 E/0E C/0 E/1F D/0 G/0G C/1 D/056ABCDEFBCDEFG(1) 作隐含表57(2) 顺序比较先将水平方向A与纵向的所有状态一一比较，再将水平方向B与纵向一一比较，依此类推比较的结果有3种情况：* 状态对等效(在方格内填√)* 状态对不等效(在方格内填×)* 状态对是否等效需要进一步检查(填入次态对)58ABCDEFBCDEFGCFBEAECF××××××××××××√现态现态 A A B B C C D D E E F F G G X=0 X=1 X=0 X=1 C/0 B/1 C/0 B/1 F/0 A/1 F/0 A/1 D/0 G/0 D/0 G/0 D/1 E/0 D/1 E/0 C/0 E/1 C/0 E/1 D/0 G/0 D/0 G/0 C/1 D/0 C/1 D/0 次态次态 / / 输出输出×××DECD×返回返回59(3) 关联比较关联比较是要确定隐含表中待检查的那些次态对是否等效。

如果隐含表中某方格内有一个次态对不等效，则该方格对应的两个状态就不等效于是在相应方格中增加标志“/ ”若方格内的次态对均为等效状态对，则该方格对应的状态为等效状态该方格不增加任何标志例如：AB对应的方格中次态为CF，而CF有“√”表明CF等效，故判定AB等效图图60AE BE CFDG CDDE再看：再看：已知C、F等效，而B、E又与A、E构成循环，故A、E是等效对，BE也是等效对状态C、D和D、E对应的方格都已标有“×”，故D、G不等效只要有一个方向有“×”标记该状态对就不等效了在C、D和D、E间标记“ / ”由隐含表可得以下4个等效状态对：(A，B)、(A，E)、(B，E)、(C，F)图图√ √× ×× ×61(4) 确定最大等效类，作最小化状态表根据等效关系的传递性，等效状态对(A，B)、(B，E)、(A，E)构成最大等效类(A，B，E) 而(C，F)也是最大等效类另外，状态G和D不同任何其它状态等效，所以它们也是最大等效类这样最大等效类的集合为：｛(A，B，E)、(C，F)、(D)、(G)｝将最大等效类 (A，B，E)、(C，F)、(D)、(G)分别用新符号a、b、c、d表示，并代入原状态表中。

则可得以下简化表：62d b/1 c/0c c/1 a/0b c/0 d/0a b/0 a/1次态 / 输出 现态 X=0 X=1简化表 A A B B C C D D E E F F G G X=0 X=1 X=0 X=1 C/0 B/1 C/0 B/1 F/0 A/1 F/0 A/1 D/0 G/0 D/0 G/0 D/1 E/0 D/1 E/0 C/0 E/1 C/0 E/1 D/0 G/0 D/0 G/0 C/1 D/0 C/1 D/0 次态次态 / / 输出输出现态现态原始状态表｛(A，B，E)、(C，F)、(D)、(G)｝63二、不完全确定状态表的化简二、不完全确定状态表的化简相容状态：设S1和S2是不完全确定状态表中的两个状态，如果对于所有的有效输入序列，分别从S1和S2出发，所得到的输出响应序列和次态(除不确定的那些位外)是完全相同的，则S1和S2是相容的。

记为(S1，S2)，或者说S1和S2是相容对相容状态可以合并64第一，它们的输出完全相同，或者其中的一个或两个输出为任意值(d)若Si和Sj是不完全确定状态表中的两个现态，则Si和Sj相容的条件为：在输入的各种取值下，第二，它们的次态满足下列条件之一：(1) 次态相同；(2) 次态交错；(3) 次态保持原状态不变；(4) 次态对相容(5) 其中一个(或两个)为任意值65相容状态无传递性：若S1和S2相容，S2和S3相容，但S1和S3不一定相容相容类：所有状态之间都是两两相容的状态的集合，称为相容类最大相容类：若一个相容类不是任何其它相容类的子集，则称该相容类为最大相容类为了从相容状态对中找出最大相容类，引入了状态合并图它将状态以“点”的形式均匀的绘在圆周上，然后把所有相容对都用线段连接起来，而所有点之间都有连线的多边型就构成了一个最大相容类66如下图所示的包含了3个、4个和5个的最大相容类S1S2S3S4S1S2S3S2S3S4S5S167不完全确定状态表的化简过程：第一步：作隐含表，寻找相容状态对(这和完全确定状态表的做法完全一样)；第二步：画出状态合并图，找出最大相容类；第三步：作出最小化状态表。

作最小化状态表时，先要从最大相容类中选出一组能覆盖原始状态表中全部状态的相容类，这一组相容类必须满足以下三个条件：68(1) 覆盖性：即所选的相容类的集合应包含原始状态表中的全部状态2) 最小性：即所选相容类集合中的相容类个数应最少3) 闭合性：即所选相容类集合中的任一相容类，在原始状态表中任一输入条件下产生的次态应该属于该集合中的某一相容类同时具备最小、闭合和覆盖三个条件的相容类的(包含最大相容类)集合，称最小闭覆盖不完全确定状态表的最简化，就是寻找最小闭覆盖69反映闭合和覆盖这两个性质的表称闭覆盖表该表一部分反映相容类集合的状态的覆盖情况，另一部分反映相容类的闭合关系例： 简化下列状态表次态现态 X=0 X=1 输出A B D 0B B D dC A E 1D d E 1E F d 1F d C d70ABCDEBCDEFAFBFCECDABDE×××√√DECDCE√√ A B D 0A B D 0 B B D d B B D d C A E 1 C A E 1 D d E 1 D d E 1 E F d 1 E F d 1 F d C d F d C d 现态现态 X=0 X=1 X=0 X=1 输出输出次态次态(1)做隐含表，寻找相容状态对71AF CDBD DEBE BF CDDEBC AB关联比较结果如下：A AB BC CD DE EB BC CD DE EF FAFAFBFBFCECEABABCDCDDEDE××××××√√√√DEDECDCDCECE√√√√BF CDCE AF CDCF CEDF CE√ √√ √√ √√ √√ √√ √√ √√ √√ √72由此可得相容状态对有：(A，B)、(A，F)、(B，C)、(B，D)、(B，E)、(B，F)、(C，D)、(C，E)、(C，F)、(D，E)、(D，F)、(E，F)(2) 作状态合并图，求最大相容类。

D DEFBCA故得到两个最大相类：(B，C，D，E，F)(A，B，F)73(3) 作最小化状态表 闭合闭合覆盖覆盖最大相容类最大相容类 A B C D E F X=0 X=1A B C D E F X=0 X=1A B F A B FA B F A B F B C D E F B C D E F B C D E F B C D E F A B D 0A B D 0 B B D d B B D d C A E 1 C A E 1 D d E 1 D d E 1 E F d 1 E F d 1 F d C d F d C d现态现态 X=0 X=1 X=0 X=1 输出输出次态次态(A，B，F)(B，C，D，E，F)B BCDCDABFABFCDECDE74 现态现态 X=0 X=1 X=0 X=1 输出输出次态次态 A B D 0 A B D 0 B B D d B B D d C A E 1 C A E 1 D d E 1 D d E 1 E F d 1 E F d 1 F d C d F d C d现态现态 X=0 X=1 X=0 X=1 输出输出次态次态由上表可见，(A，B，F)，(B，C，D，E，F)满足了闭合、覆盖及最小三个条件。

如果用状态A代替(A，B，F)，用状态C代替(B，C，D，E，F)，则可得最小化状态表A AA A，，C C 0C C 0C A C 1C A C 175这样最小化状态表为：次态现态 X=0 X=1 输出A d C 0C A C 1表中X=0时，A的次态为A或C，那是因为(A，B，F)在X=0时的次态为B，而B既属于(A，B，F)又属于(B，C，D，E，F)，所以可以用任意项“d”来表示766.3.3 6.3.3 状态分配状态分配(1) 在相同输入条件下具有相同次态的现状态应分配逻辑相邻编码2) 同一现状态在相邻输入条件下的不同次态应分配逻辑相邻编码分配原则：分配原则：这样可以保证相应触发器的激励函数对应的卡诺图中有较多的“1”相邻有利于激励函数的化简这是因为在激励函数的卡诺图中，同一现态，相邻输入所对应的方格相邻该原则也有利于激励函数的化简77(3) 在所有输入条件下具有相同输出的现状态应分配逻辑相邻编码。

当时序电路的状态分配满足原则1和原则2时，电路的激励方程比较简单；满足原则3时，电路的输出表达式比较简单这三条原则实际分配时可能会产生矛盾，此时应按原则1、原则2、原则3的优先顺序进行分配这可使输出函数对应的卡诺图中有较多的“1”相邻，有利于输出函数的化简78例：对下列状态表进行状态分配次态 / 输出 现态 X=0 X=1 A C/0 A/0B A/0 A/1C A/0 D/1D B/1 C/0• 由原则1：A、B应分配相邻编码，B、C应分配相邻编码；• 由原则2：A和C、A和D、B和C应分配相邻编码；• 由原则3：B和C应分配相邻编码79 A=00，B=01，C=11，D=10所以对上述状态表的一种状态分配方案是：完成状态分配后的编码状态表如下图：Q Q2 2n+1 n+1 Q Q1 1n+1n+1 / Z / ZQ Q2 2n n Q Q1 1n n X=0 X=1 X=0 X=1次态次态 / / 输出输出现态现态 X=0 X=1X=0 X=10 0 11/0 00/00 0 11/0 00/00 1 00/0 00/10 1 00/0 00/11 1 00/0 10/11 1 00/0 10/11 0 01/1 11/01 0 01/1 11/0A C/0 A/0A C/0 A/0B A/0 A/1B A/0 A/1C A/0 D/1C A/0 D/1D B/1 C/0D B/1 C/0806.3.4 6.3.4 求激励方程和输出方程求激励方程和输出方程 现 态 次态Q2n+1Q1n+1/Z Q2n Q1n X=0 X=1 0 0 11/0 01/0 0 1 00/0 00/1 1 1 00/1 10/1 1 0 01/0 11/0例：用J-K触发器和适当的逻辑门实现下列状态表：81下面用两种方法求激励方程： X Q2n Q1n Q2n+1 Q1n+1 Z0 0 0 1 1 00 0 1 0 0 00 1 0 0 1 00 1 1 0 0 11 0 0 0 1 01 0 1 0 0 11 1 0 1 1 01 1 1 1 0 1 Q Q2 2n n 1 1n n X=0 X=1 X=0 X=12 2n+1 n+1 1 1n+1n+1 /Z /Z1 0 01/0 11/01 0 01/0 11/01 1 00/1 10/11 1 00/1 10/10 1 00/0 00/10 1 00/0 00/10 0 11/0 01/00 0 11/0 01/0方法一方法一：从状态方程中提取激励方程：从状态方程中提取激励方程82XQ2nQ1n00 01 11 100110010001Q2n+1XQ2nQ1n00 01 11 100110010110Q1n+183 X Q2n Q1n Q2n+1 Q1n+1 Z0 0 0 1 1 00 0 1 0 0 00 1 0 0 1 00 1 1 0 0 11 0 0 0 1 01 0 1 0 0 11 1 0 1 1 01 1 1 1 0 1方法二方法二：直接求激励方程：直接求激励方程J2 K2 J1 K1 1 d0 dd 1d 10 d0 dd 0d 01 dd 11 dd 11 dd 11 dd 184XQ2nQ1n00 01 11 10011d0d0d0dJ2XQ2nQ1n00 01 11 1001d1d0d1d0K2XQ2n Q1n00 01 11 10011dd1d11dJ1XQ2n Q1n00 01 11 1001d11d1dd1K185XQ2n Q1n00 01 11 100101100001Z86JQ1Q1KJQ2Q2K&&1CPXZ“1”876.3.5 6.3.5 检查电路的自启动情况检查电路的自启动情况一、什么样的电路需要检查？一、什么样的电路需要检查？对于存在无效状态的电路需要讨论其自启动情况。

二、怎么检查？二、怎么检查？检查所有无效状态能否在有限个时钟脉冲作用下进入有效状态且输出正确，或检查电路中是否存在无效循环三、如何修改不能自启动的电路？三、如何修改不能自启动的电路？修改状态转换表或采取适当的解决措施886.3.6 6.3.6 同步时序逻辑电路设计实例同步时序逻辑电路设计实例一、序列检测器一、序列检测器用途：用于对串行随机序列信号进行检测，从中识别某种特定的序列设计序列检测器必须明确：(1)检测什么样的特定序列，如“101”序列；(2)检测到特定序列后，输出“1”标志还是“0”标志；(3)给定序列是否可以首尾重叠89例：试用JK触发器设计一个串行“111”序列检测器(可重叠)X：0110111111101011110101Y：0000001111100000110000设三个状态，它们分别表示如下的意义：S1表示收到第一个有效输入“1”；S2表示收到第二个有效输入“1”；S0表示未收到第一个有效输入“1”，即初始状态；90(1)(1)画状态图画状态图S0S1S21/00/01/00/00/01/191次态/输出 现态 X=0 X=1S0 S0/0 S1/0S1 S0/0 S2/0S2 S0/0 S2/1S3 d/d d/d由状态图可得状态表：92检查状态图或状态表，已经是最简形式。

2)(2)状态化简状态化简(3)(3)确定触发器类型及个数确定触发器类型及个数共3个状态，故由两个触发器即可完成93若分配S0=00、S1=01、S2=10、S3=11，则得下表： X Q1n Q0n Q1n+1 Q0n+1 Y0 0 0 0 0 00 0 1 0 0 00 1 0 0 0 00 1 1 d d d1 0 0 0 1 01 0 1 1 0 01 1 0 1 0 11 1 1 d d d0001101/00/01/00/00/01/1(4)(4)状态分配及状态转换真值表状态分配及状态转换真值表94XQ1nQ0n00 01 11 10010d11000dQ1n+1XQ1nQ0n00 01 11 10010d00001dQ0n+1(5)(5)求激励函数和输出函数求激励函数和输出函数95XQ1nQ0n00 01 11 10010d01000dY0 1 1 0 0 01 1 1 1 0 0(6)(6)检查自启动情况检查自启动情况X Q1n Q0n Q1n+1 Q0n+1 Y经检查，无效状态在不同输入情况下都能进入有效状态且输出正确，电路中没有无效循环，因此本电路能自启动。

96(7)(7)画电路图画电路图JQ0Q0KJQ1Q1KCPXY&&&197二、代码检测器二、代码检测器例：试用D触发器设计一个代码检测器，它接收串行的二进制代码，输入代码每三位为一组，当连续输入的三位代码为“011”时，电路输出“1”，否则输出为“0”每次判别后电路都返回起始状态，准备接收下一组代码代码检测器检测的对象是依次输入的指定代码检测时应按各代码的规定进行分组，组与组之间不能混淆98AB0/0C1/0D0/0E1/0F0/0G1/00/0 1/00/0 1/10/01/00/01/0(1)(1)画状态图画状态图99(2)(2)状态化简状态化简由图可见：状态D、F、G是等效的故可以消去F和G ，得以下化简后的状态图：DABC0/01/0E0/00/0 1/00/0 1/10/0 1/01/01/0AB0/0C1/0D0/0E1/0F0/0G1/00/01/00/01/10/00/01/0100(3)(3)确定触发器类型及个数确定触发器类型及个数共5个状态，故由三个触发器即可完成状态 A、B、C、D、E按自然二进制数分配的代码为：000、001、010、 011、100。

0110000010100/00/01/00/01/00/01/11000/01/01/0(4)(4)状态分配状态分配101(5)(5)作状态转换真值表作状态转换真值表 X Q3n Q2n Q1n Q3n+1 Q2n+1 Q1n+1 Z0 0 0 0 0 0 1 00 0 0 1 0 1 1 00 0 1 0 0 1 1 00 0 1 1 0 0 0 00 1 0 0 0 0 0 00 1 0 1 d d d d0 1 1 0 d d d d0 1 1 1 d d d d0000000100100010011001000110110/00/01/01/00/00/00/00/00/00/01/01/01/01/01/11/10/00/01/01/0102X Q3n Q2n Q1n Q3n+1 Q2n+1 Q1n+1 Z1 0 0 0 0 1 0 01 0 0 1 1 0 0 01 0 1 0 0 1 1 01 0 1 1 0 0 0 01 1 0 0 0 0 0 11 1 0 1 d d d d1 1 1 0 d d d d1 1 1 1 d d d d0000000100100010011001000110110/00/01/01/00/00/00/00/00/00/01/01/01/01/01/11/10/00/01/01/0103Q3n+1XQ3nQ2nQ1n00000101111110100ddd00000010ddd0(6)(6)求激励函数和输出函数求激励函数和输出函数104Q2n+1XQ3nQ2nQ1n00000101111110100ddd10100101ddd0105Q1n+1XQ3nQ2nQ1n00000101111110100ddd10100001ddd1106ZXQ3nQ2nQ1n00000101111110101ddd00000000ddd0107(7)(7)检查自启动情况检查自启动情况X Q3n Q2n Q1n Q3n+1 Q2n+1 Q1n+1 Z0 1 0 1 0 1 0 00 1 1 0 0 1 1 00 1 1 1 0 0 0 01 1 0 1 1 0 0 11 1 1 0 0 1 1 11 1 1 1 0 0 0 1经检查，所有无效状态在不同输入情况下都能进入有效状态，电路中没有无效循环，因此本电路能自启动。

但是无效状态有错误输出，可修改输出方程使 来解决1086.4 6.4 典型同步时序电路典型同步时序电路工作原理：计加到计数器上的CP脉冲的上升边沿( )或下降边沿( )的个数例1：试设计一个两位的二进制减法计数器，由输入X控制，X=0状态不变；X=1在CP的作用下作减法计数当产生借位时，计数器借位位Z=1，其它情况Z=06.4.1 6.4.1 计数器计数器109000110110/01/00/01/00/01/00/01/1(1)(1)画状态图画状态图110X Q2n Q1n Q2n+1 Q1n+1 Z(2)(2)作状态转换真值表作状态转换真值表0 0 0 0 0 00 0 1 0 1 00 1 0 1 0 00 1 1 1 1 01 0 0 1 1 11 0 1 0 0 01 1 0 0 1 01 1 1 1 0 0111XQ2nQ1n00 01 11 100101000111Q2n+1XQ2nQ1n00 01 11 100101011010Q1n+1(3)(3)求状态方程和输出方程求状态方程和输出方程112XQ2n Q1n00 01 11 100100000010Z(4)(4)确定触发器的类型和个数确定触发器的类型和个数因T触发器的特征方程为：所以：由于存在4个状态，所以需要两个触发器。

113另外，也可以通过状态转换真值表直接求T触发器的激励方程0 0 0 0 00 0 1 0 10 1 0 1 00 1 1 1 11 0 0 1 11 0 1 0 01 1 0 0 11 1 1 1 0X Q2n Q1n Q2n+1 Q1n+1 T2 T10 00 00 00 01 10 11 10 1114(5)(5)画电路图画电路图TQ1Q1TQ2Q2&CPXZ&1150001101/01/11/00/00/0例2：试用JK触发器设计一个三进制可逆计数器当X=0时，作加法计数；当X=1时作减法计数若计数时产生进位或借位输出Z=1，否则Z=00/1(1)(1)画状态图画状态图116(2)(2)作状态转换真值表作状态转换真值表 X Q2n Q1n Q2n+1 Q1n+1 Z0 0 0 0 1 00 0 1 1 0 00 1 0 0 0 10 1 1 d d d1 0 0 1 0 11 0 1 0 0 01 1 0 0 1 01 1 1 d d d117(3)(3)求状态方程、激励方程和输出方程求状态方程、激励方程和输出方程XQ2nQ1n00 01 11 10010d00101dQ2n+1XQ2nQ1n00 01 11 10011d01000dQ1n+1118(4)(4)检查自启动情况检查自启动情况X Q2n Q1n Q2n+1 Q1n+1 Z0 1 1 0 0 11 1 1 0 0 0XQ2nQ1n00 01 11 10010d00011dZ119XQ2nQ1n00 01 11 10010d00011dZ即在圈输出方程的卡诺图时不把“d”作为“1”来圈(即单独圈“1”)。

这样：经检查，电路可以自启动，但有一次错误输出这可以通过修改输出方程来解决代入011可见经修改后的输出方程已无错误输出另外，还可以在电路中增加开机复位电路，避免进入“11”状态120JQ1Q1JQ2Q2&CPXZKK=1=1&&RDRDCRVCC1 1(5)(5)画电路图画电路图1216.4.2 6.4.2 集成计数器集成计数器• 74LS161(T4161)四位二进制同步加法计数器；• 74LS160集成十进制同步加法计数器1891674LS161COD0VCCQ3Q1Q2Q0LDCTTD3D1D2CTPCPCR122LD：预置数控制端（同步）；D0、D1、D2、D3：预置数输入端；CR：清0端（异步）；CP：计数脉冲输入端(上升沿有效)；CTP、CTT：计数器工作状态控制端；CO：进位信号输出端；Q0～Q3：计数器状态输出端123功能表：CR LD CTP CTT CP D3 D2 D1 D00 d d d d d d d d 0 0 0 01 1 0 d d d d d d1 1 d 0 d d d d d1 0 d d d3 d2 d1 d0 同步置数1 1 1 1 d d d d 加法计数124另一种四位二进制同步加法计数器：74LS163除了采用同步清0方式外，其逻辑功能、计数工作原理和引脚排列都和74LS161一样。

CR LD CTP CTT CP D3 D2 D1 D01 1 0 d d d d d d1 1 d 0 d d d d d1 0 d d d3 d2 d1 d0 同步置数1 1 1 1 d d d d 加法计数0 d d d d d d d 0 0 0 0125例1：用74LS161利用预置数法构成模12加法计数器LD000000010010001101000101011110001001101001101011LD：预置数控制端（同步）；集成计数器的应用1、构成任意进制计数器(1) 预置数法126CPD3 D2 D1 D0 LDQ3 Q2 Q1 Q074LS161CP&127例2：用74LS161利用归零法构成10进制加法计数器01000101001101100010011100011000100100001010CR：清0端（异步）；(2) 归零法128&CRCPQ3 Q2 Q1 Q074LS161CPD3 D2 D1 D012912345678910CPQ0Q1Q2Q31300100010100110110001001110001100010010000CR：清0端（同步）；如果使用74LS163利用归零法构成10进制加法计数器。

131CRCPQ3 Q2 Q1 Q074LS163CPD3 D2 D1 D0&13212345678910CPQ0Q1Q2Q31332、集成计数器的级联例3：用74LS161构成256进制加法计数器111CP(1)(2)CRD3 D2 D1 D0Q0 Q1 Q2 Q3LDCOCTPCTTCRD3 D2 D1 D0Q0 Q1 Q2 Q3LDCOCTPCTT1346.4.3 6.4.3 寄存器寄存器寄存器用于存储一组二值代码其分为基本寄存器、移位寄存器(单向或双向)例1：试设计一个三位串行输入/串行输出的移位寄存器，输入信号由低位到高位依次进行，输入端为X，输出为组成寄存器的触发器的最高位根据以上要求可直接作出该寄存器的状态图和状态表1350000010100111001011101110/0/1/1/0/0/1/1/1/1/0/0/0/0/ 1/1/0/0/1/1/0/0/1/1/0/0/1/1/0/0/1/1/136Q3n+1 Q2n+1 Q1n+1Q3n Q2n Q1n X=0 X=10 0 0 0 0 0 0 0 10 0 1 0 1 0 0 1 10 1 0 1 0 0 1 0 10 1 1 1 1 0 1 1 11 0 0 0 0 0 0 0 11 0 1 0 1 0 0 1 11 1 0 1 0 0 1 0 11 1 1 1 1 0 1 1 1137Q3n+1XQ3nQ2nQ1n00000101111110100011110100011010若要用JK触发器实现：138Q2n+1XQ3nQ2nQ1n00000101111110100110011100101100139Q1n+1XQ3nQ2nQ1n00000101111110101111110001100000140JQ1Q1KJQ2Q2KCPJQ3Q3KX并 行 输 出出串行输1141若由D触发器实现，则：出串行输DQ1Q1DQ2Q2CPDQ3Q3X并 行 输 出14212345CP6XQ1Q2Q3143例2：设计一个两位串行输入/并行输出双向移位寄存器。

该寄存器有X1和X2两个输入，X1控制移位方向，X2用于数据输入当X1=0时，X2向寄存器高位串行送数，寄存器中的数据从高位移向低位当X1=1时，X2向寄存器低位串行送数，寄存器中的数据从低位移向高位用D触发器实现)14401111001001000111101000111101000X1 X211001001X1X20 0 0 0 向高位送向高位送0 00 1 0 1 向高位送向高位送1 11 0 1 0 向低位送向低位送0 01 1 1 1 向低位送向低位送1 1145Q2n Q1n X1X2=00 X1X2=01 X1X2=11 X1X2=10Q2n+1 Q1n+10 0 0 0 1 0 0 1 0 00 1 0 0 1 0 1 1 1 01 0 0 1 1 1 0 1 0 01 1 0 1 1 1 1 1 1 0146Q2n+1X1X2Q2nQ1n00000101111110100110010010101110147Q1n+1X1X2Q2nQ1n00000101111110101111000100011010148D Q2Q2D Q1Q1&&&&&&1CPX1X21496.4.4 6.4.4 集成寄存器集成寄存器74LS194四位双向移位寄存器1891674LS194D0VCCQ3Q1Q2Q0M1D3D1D2DSLCPCRM0DSR150D0、D1、D2、D3：并行数据输入端；CR：清0端（异步）；CP：计数脉冲输入端(上升沿有效)；Q0、Q1、Q2、Q3：并行数据输出端；DSR、DSL：分别是右移和左移串行数据输入端；M0、M1：工作方式控制端。

151CR M1 M0 DSR DSL CP D0 D1 D2 D30 d d d d d d d d d 0 0 0 01 0 1 0 d d d d d 01 0 1 1 d d d d d 11 d d d d 0 d d d d1 1 0 d 1 d d d d 11 1 0 d 0 d d d d 01 0 0 d d d d d d d1 1 1 d d d0 d1 d2 d3 d0 d1 d2 d3功能表：152例：利用74LS194四位双向移位寄存器构成模4的计数器计数状态Q0Q1Q2Q3的变化序列为：1100 0110 0011 1001先令工作方式控制端M1M0=11，在时钟作用下，将寄存器置为1100，再使M1M0=01，在时钟作用下右移循环计数CPD0 D1 D2 D3Q0 Q1 Q2 Q374LS194CPDSRM1M0“1”153一、环形计数器一、环形计数器激励方程：状态方程：D Q4Q4D Q3Q3D Q2Q2D Q1Q1CP6.4.5 6.4.5 移位寄存器型计数器移位寄存器型计数器返回154Q1n Q2n Q3n Q4n Q1n+1 Q2n+1 Q3n+1 Q4n+10 0 0 0 0 0 0 00 0 0 1 1 0 0 00 0 1 0 0 0 0 10 0 1 1 1 0 0 10 1 0 0 0 0 1 00 1 0 1 1 0 1 00 1 1 0 0 0 1 10 1 1 1 1 0 1 11 0 0 0 0 1 0 01 0 1 0 0 1 0 11 0 1 1 1 1 0 11 1 0 0 0 1 1 01 1 0 1 1 1 1 01 1 1 0 0 1 1 11 1 1 1 1 1 1 11 0 0 1 1 1 0 0155 0000 000110000100001000111001110001100111101111011110010110101111156由于上述电路不能自启动，故必须通过修改激励方程来实现自启动(先切断Q4到D1的反馈线）。

Q1n Q2n Q3n Q4n D10 0 0 0 00 0 0 1 10 0 1 0 00 0 1 1 11 1 1 0 01 1 1 1 1110000……图157 000000111001110001100111101111011110010110101111 0001100001000010158D1Q1nQ2nQ3nQ4n00000101111110100000001000000001159DQ4Q4D Q3Q3DQ2Q2DQ1Q1CP&16012345CP6789Q1nQ2nQ3nQ4n161二、扭环计数器二、扭环计数器激励方程：状态方程：D Q3Q3D Q2Q2D Q1Q1CP162Q1n Q2n Q3n Q1n+1 Q2n+1 Q3n+10 0 0 1 0 00 0 1 0 0 00 1 0 1 0 10 1 1 0 0 11 0 0 1 1 01 0 1 0 1 01 1 0 1 1 11 1 1 0 1 1 101010000100110111011001163特点：任意两个相邻码组之间只有一位发生改变，故译码时不会产生译码尖峰。

同样，由于有无效循环存在，故可以通过修改反馈函数使电路能开机后自动进入有效循环见下面修改激励方程的方法：164 Q1n Q2n Q3n Q1n+1 Q2n+1 Q3n+1 D1 D2 D3 0 0 0 1 0 0 1 0 00 0 1 0 0 0 0 0 00 1 0 1 0 1 1 0 10 1 1 0 0 1 0 0 11 0 0 1 1 0 1 1 01 0 1 0 1 0 0 1 01 1 0 1 1 1 1 1 1 1 1 1 0 1 1 0 1 110101000010011011101100100165Q1nQ2nQ3n00 01 11 100110010010DDQ3Q3D Q2Q2DQ1Q1CP & &166三、最大长度移位寄存器型计数器三、最大长度移位寄存器型计数器最大长度移位寄存器型计数器是指计数长度为N=2n-1的移位寄存器型计数器，又称反馈移位寄存器。

其反馈逻辑由异或门组成移位寄存器位数n 反馈逻辑76543167D Q2Q2D Q1Q1D Q0Q0CP=1168 Q0n Q1n Q2n Q0n+1 Q1n+1 Q2n+1 0 0 0 0 0 00 0 1 1 0 00 1 0 1 0 10 1 1 0 0 11 0 0 0 1 01 0 1 1 1 01 1 0 1 1 11 1 1 0 1 1011111110101010100001000169因为状态“000”为无效循环故修改状态表为： Q0n Q1n Q2n Q0n+1 Q1n+1 Q2n+10 0 0 0 0 00 0 1 1 0 00 1 0 1 0 10 1 1 0 0 11 0 0 0 1 01 0 1 1 1 01 1 0 1 1 11 1 1 0 1 10111111101010101000010001170Q0nQ1nQ2n00 01 11 100110111100Q0n+1171DQ2Q2D Q1Q1D Q0Q0CP &=1 &172习题（P179）：3、6、9、11、12、13、16、17、18、20、23、26。