quartus ii 常见的19个错误、28个警告.docx

一）Quartus警告解析1. Found clock-sensitive change during active clock edge at timevtime> on register ""原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在 时钟的边缘同时变化而时钟敏感信号是不能在时钟边沿变化的其后果为导致结果不 正确措施：编辑 vector source file2. Verilog HDL assignment warning at vlocation>: truncated with size vnumber> to match size of target （vn umber>原因:在HDL设计中对目标的位数进行了设定，如:reg[4:0] a;而默认为32位将位数裁定 到合适的大小措施:如果结果正确，无须加以修正，如果不想看到这个警告,可以改变设定的位数3. AII reachable assignments to data_out(10) assign 'O', register removed by optimizati on原因:经过综合器优化后，输出端口已经不起作用了4. Following 9 pins have nothing, GND, or VCC driving datain port -changes to this conn ectivity may cha nge fitti ng results原因:第9脚，空或接地或接上了电源措施有时候定义了输出端口，但输出端直接赋，便会被接地，赋T接电源。

如果你的设计中这些端口就是这样用的，那便可以不理会这些war ning5.Fo und pins fun cti oning as un defi ned clocks an d/or memory en ables原因:是你作为时钟的PIN没有约束信息可以对相应的PIN做一下设定就行了主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此Quartusll把“clk”作为未定义的时钟措施:如果clk不是时钟，可以加“not clock”的约束；如果是，可以在clock setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assig nmen ts>Tim ing an alysis sett in gs... >ln dividualclocks…〉…6.Timi ng characteristics of device EPM570T144C5 are prelimi n*原因:因为MAXII是比較新的元件在Quartusll中的時序并不是正式版的，要等ServicePack措施:只影响Quartus的Wavefor,7.Warning: Clock latency analysis for PLL offsets is supported for the current devicefamily, but is not en abl・措施:将 setting 中的 timing Requirements&Option-->More Timingsetting-->setting-->Enable Clock Latency 中的 on 改成 OFF■Warning: Found clock high time violation at 14.8 ns on register1|counter|lpm counter:count1 rtl O|dffs11]"原因:违反了 steup/hold时间，应该是后仿真，看看波形设直是否和时钟沿符合steup/holl时间措施:在中间加个寄存器可能可以解决问题9. warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger tha n data delay原因:时钟抖动大于数据延时,当时钟很快，而if等类的层次过多就会出现这种问题，但这个问 题多是在器件的最高频率中才会出现措施：sett in g-->tim ing Requireme nts&Opti on s-->Default required fmax 改小一些，如改至 U 50MHZ1O.Desig n contains in put pin(s) that do not drive logic14.Ca n't achieve min imum setup and hold requireme nt along path(s). See Report win dow for details.原因：时序分析发现一定数量的路径违背了最小的建立和保持时间，与时钟歪斜有关,一般是由于多时钟引起的措施：利用 Compilation Report-->Time Analyzer-->^色部分(如 clockhold:'clk'等），在slack中观察是hold time为负值还是setup time为负值，然后在：Assignment-->Assignment Editor-->To中增加时钟名(fromnode finder)，Assignment Name 中增加和多时钟有关的Multicycle和Multicycle Hold选项，如hold time为负，可使 Multic・le hold 的值＞multi(®le,如设为 2 和 1。

15: Can't an alyze file -- file E://quartusii/*/*.v is missi ng原因：试图编译一个不存在的文件，该文件可能被改名或者删除了 措施：不管他，没什么影响16.War ning: Can't fi nd sig nal in vector source file for in put pin |whole|clk10m原因：因为你的波形仿真文件(vector source file )中并没有把所有的输入 信号(in put pin)加进去，对于每一个输入都需要有激励源的17.War ning: Using desig n file lpm fifoO.v, which is not specified as a desig n file for the18. Tim ing characteristics of device are prelim in ary原因：目前版本的QuartusII只对该器件提供初步的时序特征分析措施：如果坚持用目前的器件，无须理会该警告关于进一步的时序特征分析会 在后续版本的Quartus得到完善。

19. Tim ing An alysis does not support the an alysis of latches as syn chr onous eleme nts for the curre ntly selected device family原因：用 analyze_latches_as_synchronous_elements setting 可以让 Quaruts II 来分析同 步锁存，但目前的器件不支持这个特性措施：无须理会时序分析可能将锁存器分析成回路但并不一定分析正确其后果可能会 导致显示提醒用户：改变设计来消除锁存器20. War nin g:Fo und xx output pins without output pin load capacita nee assig nme|t原因：没有给输出管教指定负载电容措施：该功能用于估算TCO和功耗，可以不理会，也可以在Assignment Editor中为相应 的输出管脚指定负载电容，以消除警告21. Warning: Found 6 node(s) in clock paths which may be acting as ripple and/or gated clocks -- no de(s) an alyzed as buffer(s) result ing in clock skew原因：使用了行波时钟或门控时钟，把触发器的输出当时钟用就会报行波时钟，将组合逻辑 的输出当时钟用就会报门控时钟措施：不要把触发器的输出当时钟，不要将组合逻辑的输出当时钟，如果本身如此设计，则 无须理会该警告22. War ning (10268): Verilog HDL in formatio n at lcd7106.v(63):Always Con struct contains both block ing and non-block ing assig nments原因：一个always模块中同时有阻塞和非阻塞的赋值23 Warning: Ignored node in vector source file. Can't find corresponding node name"class_sig[2]" in desig n. 没有编写testbench文件，或者没有编辑输入变量的值testbench里是元件申明和映 射24. War ning: Compiler packed, optimized or syn thesized away node "temp[19]". Ig nored vector source file no de.---"temp[19]"被优化掉了 25. War ning: Desig n contains 2 in put pin(s) that do not drive logic War ning: No output depe ndent on in put pin "elk"War ning: No output depe ndent on in put pin "sig n" 输出信号与输入信号无关26. Warning: Ignored node in vector source file. Can't find corresponding node n ame "over" in desig n. 在源文件中找不到对应的节点“over”27： Warning: No exact pin location assignment(s) for 16 pins of 16 total pins定义的管脚没有和外部的管脚连接.28： War ning: Ign ored locatio ns or regi on assig nments to the follow ing no desWar ning: Node "78ledcom[4]" is assig ned to locati on or region, but does not exist in desig n设计中没提到"78ledcom[4]"，而分配了管脚给它。

说明：有时候运行了 TCL脚本文件后需要修改，修改后有一些先前分配的管脚不需要了， 如果没有delete，则会出现此提示解决办法：assignments->pins，把不用的管脚删除即可(TCL脚本文件里的多余管脚分配 语句最好也一起d。