第一章-常用逻辑电平及基本输入输出结构.docx

第一章 常用逻辑电平及其基本输入输出结构第一节 常用逻辑电平1.1.1 基本概念 表示数字电压的高、低电平通常称为逻辑电平要了解逻辑电平的内容，首先要知道以下几个概念的含义1) 输入高电平门限(V ih)：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于 Vih 时，则认为输入电平为高电平 (2) 输入低电平门限(V il)：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于 Vil 时，则认为输入电平为低电平 (3) 输出高电平门限(V oh)：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此 Voh (4) 输出低电平门限(V ol)：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此 Vol (5) 阈值电平(V t)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平它是一个界于 Vil、V ih 之间的电压值，对于 CMOS 电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平> V ih，输入低电平 Vih > Vt > Vil > Vol。

(6) Ioh：逻辑门输出为高电平时的负载电流（为拉电流） (7) Iol：逻辑门输出为低电平时的负载电流（为灌电流） (8) Iih：逻辑门输入为高电平时的电流（为灌电流） (9) Iil：逻辑门输入为低电平时的电流（为拉电流） 1.1.2 常用逻辑电平标准 常用的逻辑电平有：TTL、CMOS、ECL、PECL、LVDS 、LVPECL、RS232、 RS422、RS485、CML、SSTL 、HSTL 等其中：(1) TTL 和 CMOS 的逻辑电平按典型电压可分为四类：5V 系列、3.3V 系列、2.5V 系列和 1.8V 系列，3.3V 的 TTL 电平和 CMOS 电平通常称为 LVTTL 和 LVCMOS2) RS232/RS422/RS485 是串口(UART) 的电平标准，RS232 是单端输入输出，RS422 和 RS485 是差分输入输出3) ECL、PECL、LVPECL、LVDS、CML 是差分输入输出电平4) SSTL 主要用于 DDR 存储器，HSTL 主要用于 QDR 存储器电平标准参数如下表所示，不同厂商生产的芯片，逻辑电平参数可能会略有不同，建议使用过程中通过查看芯片手册进一步确认。

逻辑电平 Vcc Vih Vil Voh VolTTL 5.0V 2.0V 0.8V 2.4V 0.5VLVTTL 3.3V 2.0V 0.8V 2.4V 0.4VLVTTL 2.5V 1.7V 0.7V 2.0V 0.2VLVTTL 1.8V 1.17V 0.63V 1.35V 0.45VCMOS 5.0V 3.5V 1.5V 4.45V 0.5VLVCMOS 3.3V 2.0V 0.8V 2.4V 0.4VLVCMOS 2.5V 1.7V 0.7V 2.0V 0.4VLVCMOS 1.8V 1.17V 0.63V 1.35V 0.45VECL 0V/Vee=-5.2V -1.24V -1.36V -0.88V -1.72VPECL 5V 3.78V 3.64V 4.12V 3.28VLVPECL 3.3V 2.27V 1.68V 2.27V 1.68VLVPECL 2.5V 1.47V 0.88V 1.47V 0.88VRS232 5V 3.0V -3.0V 5.0V -5.0VRS485/RS422 3.3V/5V 1.9V 1.8V 3.3V 0.3VLVDS 3.3V/5V 1.252V 1.249V 1.252V 1.249VSSTL18 1.8V 1.025V 0.775V 1.5V 0.3VHSTL18 1.8V 0.95V 0.55V 1.1V 0.4VCML 3.3V 3.3V 2.9V 3.3V 2.9V由上表可见，常用的差分信号电平标准 LVPECL、LVDS、CML 的输入和输出端具有相同的门限参数。

这是由产生差分信号的硬件结构决定的，下一节详细说明第二节 基本输入输出结构除电源引脚外，芯片管脚的功能分为低速的普通输入/输出引脚(GPIO)、高速的时钟引脚和高速数据信号引脚等目前主流 CMOS 芯片的低速和高速引脚均是基于 MOS 管结构，只是低速引脚的结构相对简单，高速引脚通常采用差分方式，结构相对复杂低速 GPIO 引脚的结构主要包括 OD 门输出结构及 Push-Pull 推挽式输出结构，高速时钟引脚和高速数据信号引脚的结构主要包括LVPECL、LVDS、CML 结构下面对这几种主要输入输出结构进行详细分析1.2.1 CMOS 器件 GPI 输入结构(CMOS 输入结构 )CMOS 器件基本输入引脚的结构如下图所示由上图可见，CMOS 器件的基本输入引脚连接到内部 CMOS 管的栅极上由于栅极和沟道之间是很薄的二氧化硅层，极易被击穿，而输入电阻高达 1012ohm 以上，输入电容为几皮法，只要外界有很小的静电源都会在输入端积累电荷而将栅极击穿因此，CMOS 器件的不用管脚不能悬空1.2.2 CMOS 器件 GPO 输出结构-OC/OD/OE 门输出结构及 Push-Pull 推挽式输出结构门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。

开路的 TTL、CMOS、ECL 门分别称为集电极开路（OC） 、漏极开路（ OD） 、发射极开路（OE） ，使用时应审查是否需要接上拉电阻（OC、OD 门）或下拉电阻（OE 门） ，以及电阻阻值是否合适OC/OD/OE 门工作原理相仿，下面以 OC 门为例进行说明OC 门的输出结构如下图所示，引脚内部输出和地之间有个 N 沟道的 MOSFET，并以该 MOSFET的漏极为输出 OC 门的作用主要有两方面：(1) 线与(wire-AND)：OD 门实现线与的原理如下图所示由上图可见，当 IC1、IC2、IC3 只要有一个输出低电平时，输出引脚将通过输出低电平的 OD 门的 MOSFET 下拉到地，使得不论其他内部电平如何，最终都会输出低电平，实现了线与的功能线与的功能在实际硬件电路设计中应用时，用来完成两个逻辑上具有“与”关系的信号2) 电平转换：如下图中所示，输出电压由 VCC2 决定，VCC2 可以大于输入高电平电压 VCC1，也可以低于输入高电平电压 VCC1因此完成了电平转换由 OD 门结构图可见，若没有外接上拉电阻，那么 OD 门只能输出‘0’ ，不能输出‘1’ 。

即只能漏电流(吸电流)，不能集电流(灌电流) 因此，实际使用过程中，通常需外接上拉电阻，如 IIC 总线的SDA 和 SCL 信号，只有外接上拉电阻才能够获得总线空闲状态上拉电阻阻值 RL 应满足下面条件： RL （VCC －V ol）/ （n*I ol+m*Iil）其中 n 为线与的开路门数；m 为被驱动的输入端数当输出电平为低时，N 沟道三极管是导通的，这样在 Vcc 和 GND 之间有一个持续的电流流过上拉电阻 R 和三极管 Q1这会影响整个系统的功耗采用较大值的上拉电阻可以减小电流但是，但是大的阻值会使输出信号的上升时间变慢即上拉电阻R pull-up 的阻值 决定了逻辑电平转换的沿的速度阻值越大，速度越低功耗越小反之亦然实际设计过程中，该上拉电阻消耗的功耗通常占整个系统功耗的很小一部分，因此应主要考虑速度的要求，根据总线的建立/保持时间要求，选择合理的阻值另一种常见的输出结构为推挽式输出结构(push-pull)，如下图所示由图可见，实际上内部是用了两个晶体管，此处分别称为 top transistor 和 bottom transistor通过开关对应的晶体管，输出对应的电平。

top transistor 打开（bottom transistor 关闭） ，输出为高电平；bottom transistor 打开（top transistor 关闭） ，输出低电平Push-pull 即能够漏电流（sink current） ，又可以集电流（source current） 其也许有，也许没有另外一个状态：高阻抗状态除非 Push-pull 需要支持额外的高阻抗状态，否则不需要额外的上拉电阻此处有必要对高阻态进行说明高阻态指的是不影响连接到该点的其他信号的状态，对于推挽式输出即指两个晶体管均不导通的状态若不外接上拉电阻，那么内部输出‘1’时，bottom transistor 导通，内部输出‘0’时，top transistor 导通，不会存在两个均不导通的稳定状态因此，若需要实现高阻态，需要外接上拉电阻和开漏输出相比，push－pull 的高低电平由 IC 的电源低定，不能简单的做逻辑操作等且一条总线上只能有一个 push-pull 输出的器件在 CMOS 电路里面应该叫 CMOS 输出更合适，因为在 CMOS里面的 push－pull 输出能力不可能做得双极那么大。

输出能力看 IC 内部输出极 N 管 P 管的面积push－pull 是现在 CMOS 电路里面用得最多的输出级设计方式回想一下在对控制器进行编程时，尤其是对 CPLD/FPGA 进行硬件管脚约束时，我们知道：常见的 GPIO 模式可以配置为 open-drain 或 push-pull，具体实现上，可以通过配置对应的寄存器的某些位来配置为 open-drain 或是 push-pull(ARM 中)，也可以通过编写约束文件来实现(CPLD/FPGA 中)当我们通过 CPU 去设置那些 GPIO 的配置寄存器的某位（bit）的时候，其 GPIO 硬件 IC 内部的实现是，会去打开或关闭对应的 top transistor相应地，如果设置为了 open-drain 模式的话，是需要上拉电阻才能实现，也能够输出高电平的因此，如果硬件内部（internal）本身包含了对应的上拉电阻的话，此时会去关闭或打开对应的上拉电阻如果 GPIO 硬件 IC 内部没有对应的上拉电阻的话，那么你的硬件电路中，必须自己提供对应的外部（external）的上拉电阻而 push-pull 输出的优势是速度快，因为线路（line）是以两种方式驱动的。

而带了上拉电阻的线路，即使以最快的速度去提升电压，最快也要一个常量的 R×C 的时间其中 R 是电阻，C 是寄生电容（ parasitic capacitance） ，包括了 pin 脚的电容和板子的电容但是，push-pull 相对的缺点是往往需要消耗更多的电流，即功耗相对大而 open-drain所消耗的电流相对较小，由电阻 R 所限制，而 R 不能太小，因为当输出为低电平的时候，需要 sink 更低的 transistor，这意味着更高的功耗 （此段原文：because the lower transistor has to sink that current when the output is low; that means higher power consumption.）而 open-drain 的好处之一是，允许你 short多个 open-drain 的电路，公用一个上拉电阻，此种做法称为 wired-OR 连接，此时可以通过拉低任何一个 IO 的 pin 脚使得输出为低电平为了输出高电平，则所有的都输出高电平此种逻辑，就是“线与”的功能，可以不需要额外的门（gate）电路来实现此部分逻辑。

open-drain 和 push-pull 的总结 】对于 GPIO 的模式的设置，在不考虑是否需要额外的上拉电阻的情况下，是设置为 open-drain 还是 push-pull，说到底，还是个。