8286+8288芯片介绍.doc

第二节8086/8088CPU引脚信号和工作模式本节介绍8086管脚信号的定义8086是一个40管脚的器件，为了便于组成不同规模的系统，Intel公司为8086设计了两种工作模式在不同的工作模式下，管脚的定义不同学习管脚信号的定义,是为下一步总线操作时序和系统组成的学习打下基础8086的工作方式1. 两种工作方式为了便于组成不同规模的系统，在8086芯片中设计了两种工作模式，即最小模式和最大模式2. 如何设定工作方式8086CPU的MN/MX#（Minimum/MaximumModeControl）管脚，是最大最小模式控制信号（标号33）,它决定了8086工作在哪种工作模式如果MN/MX#接+5V,则CPU工作在最小模式；MN/MX#接地，CPU工作在最大模式MN/MX#管脚为信号输入管脚，在设计系统时，根据选择的工作模式，将该信号直接连接+5V或地8086CPU引脚的特点：多数引脚采用复用、分时，因为40条引脚不够分配，只能使一部分引脚分时复用：一条引脚当两条引脚使用8086管脚图见图4.2.1（图4.2.1同时给出了8088的管脚图），图中第24〜31号管脚具有两种定义括弧中表示的是最大模式下的管脚定义。

首先我们介绍8086在最小模式下的管脚定义有一部分引脚的功能和CPU的工作方式有关：在最小方式和最大方式下，这些引脚可能有不同的功能iJJD匚AD14EAD13EAD畑匚ADlltADM匚JMCAU3CWTE勰匚/IDSIEffl>4匸AMIEM)2匚皿1C収LWQI：LMTBCO-TCGID匚Vcc□ 価□ A1S/53AL7/S43A1S/SSDSSO(HZCtO□ lET殛Ja5□ H)LD(HQ/GTO}□ HLDA(M/GT1)□ rajioct)□ fl/屯(S?)□ UT/R(si)□ DEif辰)3JiLE(Q50)3mrit^3i)3TEST3JEADT3JESET0®EAD14EAD13EAJ>12EAB11CA&1DC皿匚2DB匚MT匚删匚fi£>2匚A&1匚fiDO匚Ml肛匚IMTRCCLT匚O®C□ Vcc□ AME□ JJ6/53□ A17/S*f3Ufi/SSA19/SS□□ NNAU□ A£□ EtO(RQ/&S))□ H.DA(Rfl/QT1>□□ h/Tq(S2)□ nr/R?(sp□糜C5Q]3JJLE悅30)=iwTa怕扣□ TEST□ ECADY□ IESET4.2.18088/8086CPTJ管脚图一、引脚信号与功能1.数据总线D。

〜D1516位（8088仅8位），双向传输，可分别使用其低8位或高8位，该总线与地址总线A°〜A共用CPU引脚形成复用总线AD°〜AD,地址、数据分时传送2. 地址总线A〜A1920位，单向，地址由CPU产生，用于寻址访问存储器单元或IO端口〜A15与D〜d15复用，A16〜a19与状态信号S3〜s6复用（A16/S3〜A19/S6）其中AD15〜ad0地址/数据复用信号（标号2〜16、39），双向，三态在总线周期的T］状态（地址周期）AD15〜AD0上出现的是低16位的地址信号A15〜A0；在T3状态（数据周期）AD15〜AD上出现的是数据信号d15〜D作为分时复用管脚，因为既做地址信号，又做数据信号，因此是双向信号在总线周期的耳状态AD15〜AD输出CPU所要访问的存储器或者I/O端口的地址；而在总线周期的T3状态，AD15〜AD上出现的是CPU和存储器或I/O端口交换的数据t2状态对于读周期和写周期来说AD15〜ad上的状态是不同的：在是读周期，AD15〜ad要从CPU驱动（地址周期）切换为存储器或I/O端口驱动（数据周期），AD15〜ad管脚需要在一个状态周期内维持高阻状态，以便不同总线驱动源的切换。

如果是写周期，地址和数据信号都是由CPU驱动，所以CPU从T2开始便输出数据T2〜T3都是数据周期A19/S6〜A/S3（Address/Status）：地址/状态复用信号（标号35〜38），输出在总线196163周期的H状态（地址周期）A19/S6〜A16/S3上出现的是地址的高4位在T2〜T4状态,A19/S6〜119616324196a16/s3上输出状态信息1633. 状态信号S3〜S636S6：指示8086当前是否与总线相连表示8086连在总线上66S5：表示中断允许标志状态S5=1表示中断允许标志IF=1（对可屏蔽中断请求起作用）表示IF=禁止可屏蔽中断S4和S3用来指出当前使用的段寄存器S4、S3代码组合对应的含义如表4.2.1所示：表4.2.1S4S3当前正在使用的段寄存器00ES01SS10CS或未使用任何段寄存器11DS地址和状态信号也都是由CPU驱动，所以T1地址周期之后，紧接着的T2〜T4是状态周期4.控制信号与CPU工作模式无关的信号有：BHE#、NMI、INTR、RD#、CLK、RESET、READY#、TEST#、MN/MX#、GND最小模式下控制信号（l）M/IO#（Memory/InputandOutput）：存储器或者I/O控制信号（标号28），输出，三态。

M/IO#输出为高电平，指示CPU正在执行存储器访问指令，进行和存储器之间数据交互；如果为低电平，表示CPU正在执行I/O指令，进行和I/O接口之间数据传输为1时，CPU作存储器访问；为时，CPU作端口访问2) DT/R#(DataTransmit/Receive)：数据驱动器数据流向控制信号(标号27),输出，三态在8086系统中，通常采用8286或8287作为数据总线的驱动器，用DT/R#信号来控制数据驱动器的数据传送方向当DT/R#=1时，数据驱动器进行数据发送；DT/R#=O时，数据驱动器进行数据接收用于控制双向数据总线收发器的驱动方向3) BHE#/S7(O)：为0时，总线高字节允许传送；为1时，总线高字节禁止传送BHE#控制对存储器按双字节输出时，高字节总线允许打开传送即只给一个字地址，输出两个字节s7备用⑷RD#(Read)：读信号(标号32)，输出，三态RD#信号有效，表示CPU执行一个对存储器或I/O端口的读操作，在一个读操作的总线周期中，RD#在T2〜T3状态中有效，为低电平为0时，CPU作读操作5)WR#(Write)：写信号(标号29)，输出，三态WR#信号有效，表示CPU执行一个对存储器或I/O端口写操作，在写操作总线周期中，WR#在T2〜T3状态中有效，为低电平。

为0时，CPU作写操作；M/IO#，RD#，WR#组合成系统的存储器和端口的读写信号：MEMR#，MEMW#，IOR#，IOW#高电平有效时，将地址存入外部地址锁存器通常用RD#以及WR#信号控制存储器或I/O的读出和写入端RD#和WR#指出CPU当前进行的是读还是写操作，它和M/IO#信号一起，指出当前进行的是存储器读、I/O读、存储器写、I/O写四种操作中的哪一种RD#和WR#信号除了在T2〜T3状态中有效外，还在TW(等待)状态有效表422为对存储器或I/O的读/写操作选择W表4.2.2RD#WR#M/IO#对应的操作0I/O写操作1存储器写操作0101100I/O读操作101存储器读操作(6)DEN#(DataEnable)(O)：数据使能信号(标号26)，输出，三态，低电平有效用于数据总线驱动器的控制信号为0时，数据输出有效，与DT/R#配合，用于控制双向数据总线收发器的开与关CPU的信号线上，特别是地址、数据、控制线上，通常连接多个器件，也就是说，CPU的每根信号线要带多个负载，为增强其负载能力，通常在CPU的地址、数据、控制线上设计驱动器因地址信号采用8282地址锁存器锁存，其本身具有较强的负载能力，所以不再另加驱动器。

数据线驱动一般采用双向数据驱动器8286DEN#用作对数据驱动器的使能DEN#在存储器或I/O访问周期或中断响应周期都为低电平，即为有效电平如果是读周期或者中断响应周期，DEN#从T2状态中开始有效，一直到T4状态中结束；如果是写周期，则从T2状态的开始就是有效电平在DMA方式时，DEN#被置为高阻状态⑺ALE(AddressLatchEnable)(O)：地址锁存使能信号(标号25)，输出，高电平有效是用来作为地址锁存器的锁存控制信号8086的AD15〜AD°是地址/数据复用信号，地址信息仅在耳状态有效，为了使地址信号在整个读写周期都有效，通常要用ALE把地址信号锁存在地址锁存器当中为1时，地址锁存允许，高电平有效时，控制将地址存入外部地址锁存器⑻NMI(Non-MaskableInterrupt)：非屏蔽中断请求(标号17)，输入，上升沿有效NMI不受中断允许标志的影响当CPU检测到NMI有一个正沿触发的信号以后，CPU执行完当前指令便响应中断类型号为2的非屏蔽中断请求为1时，(上升沿)产生不可屏蔽中断请求非屏蔽中断是不受中断允许标志IF的影响的，不能用软件进行屏蔽⑼INTR(InterruptRequest)：可屏蔽中断请求(标号18)，输入，高电平有效。

如果INTR信号有效，当CPU的中断允许标志IF=1时，CPU结束当前指令后，响应INTR中断为1时，产生可屏蔽中断请求可屏蔽中断要根据中断允许标志的设置来判断CPU是否能响应中断请求当INTR信号有效，同时中断允许标志IF为1的时候，CPU才会响应中断去执行一个中断处理子程序需要注意的是，不论是非屏蔽中断还是可屏蔽中断，CPU都是在每条指令的最后一拍去采样中断请求信号的如果有中断请求，又符合中断响应条件，CPU将在执行完当前指令之后进入中断响应周期也就是说在指令执行中是不可以中断的NMI和INTR是8086/8088的两条硬件中断请求输入线10) INTA#(InterruptRequestAsk)中断的响应信号，输出，为0时，CPU对INTR中断的响应本信号与INTR构成一对联络信号，INTR请求，INTA#是CPU对INTR请求的回答，为0时表示接受申请11) TEST#(Test)：测试信号(标号23)，输入低电平有效TEST#信号和WAIT指令结合起来使用，在CPU执行WAIT指令时，CPU便一直处于空转状态，进行等待只有当8086检测到TEST#信号有效时，才结束等待状态，继续执行WAIT之后的指令。

为0时,结束CPU的等待状态PRESET复位信号(标号21)，输入，高电平有效复位信号有效时，CPU结束当前操作并对标志寄存器FLAG、IP、DS、SS、ES及指令队列清零，并将CS设置为FFFFH当复位信号撤除时，(即电平由高变低时)CPU从FFFF0H开始执行程序这也是8086系统程序的起始地址，即开机后程序的起始位置一般的8086系统，将系统程序固化在ROM中，ROM的地址应包含FFFF0H13) READY(Ready)：准备好信号(标号22)，输入，高电平有效为了CPU能和不同速度的存储器或I/O接口进行连接，设计了READY信号CPU在每个总线周期的T3状态对READY进行采样当READY信号有效时表示存储器或I/O准备好发送或接收数据。