数字逻辑实验指导书.doc

数字逻辑实验指导书目 录前 言 1实验一 通过3-8译码器实例学习Quartus Prime 3实验二 4选1多路选择器设计 19实验三 异步清零和同步使能加法计数器设计 21实验四 八位七段数码管显示电路的设计 23实验五 整数分频器的设计 26实验六 加减法运算器设计 29实验七 状态机设计 32实验八 设计七人表决器 38实验九 设计四人抢答器 40实验十 可控脉冲发生器的设计 43实验一 通过3-8译码器实例学习Quartus一、 实验目的1、 通过简朴的3-8译码器的设计,掌握组合逻辑电路的设计方法2、 初步掌握Quartus软件使用方法和设计流程3、 掌握组合逻辑电路的静态测试方法4、 掌握远程云端硬件实验平台的使用二、 实验原理3-8译码器顾名思义三输入，八输出当输入信号按二进制方式的表达值为N时，标号为N的输出端输出高电平表达有信号产生，而其它则为低电平表达无信号产生由于三个输入端能产生的组合状态有八种，即二进制0~7，所以输出端在每种组合中仅有一位为高电平其真值表下表所示输入输出a[2]a[1]a[0]y7y6y5y4y3y2y1y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000译码器不需要像编码器那样用一个输出端指示输出是否有效。

但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表达无任何信号本例设计中没有考虑使能输入端，读者自己设计时可以考虑加入使能输入端时，程序如何设计三、 实验内容 本实验通过VHDL实现一个3—8译码器功能模块，通过改变输入a[2..0]的值,从而改变输出y0—y7的数值实验中信号与管脚连接见下表信号名称FPGA I/O名称功能说明a[0]Pin_P93位输入a[1]Pin_R9a[2]Pin_T9y0Pin_A38位输出y1Pin_B4 y2Pin_A4 y3Pin_B5 y4Pin_A5 y5Pin_C6 y6Pin_B6 y7Pin_A6四、 实验环节下面将通过这个实验，向读者介绍在Quartus软件下项目文献的生成、编译、管脚分派以及时序仿真等的操作过程本实验指导书使用Quartus Prime 17.1 Lite 版本）1． 建立工程1)选择开始菜单下或者桌面上的Quartus图标， 运营Quartus软件，进入下图所示界面选择软件中的菜单File>New或者界面中的New 图标，选择新建New Quartus Prime Project，进入新建工程对话框。

3） 点击NEXT进入工程设定对话框如下图所示第一个输入框为工程工作文献夹地址输入框，设定好后所有工程相关文献将统一存放在该文献夹下；第二个输入框为工程名输入框；第三个输入框为该工程的顶层文献名输入框本例中工程文献夹名、工程名、顶层文献名都为decoder384） 点击NEXT，进入工程类型对话框，选择Empty project5） 点击NEXT，进入工程文献对话框在该界面下我们可以添加工程所需的文献，这里由于是新建工程故不添加任何文献6） 点击NEXT，进入器件选择对话框，这里我们选择Family>CycloneⅣ E；Packege>FBGA；Pin count>256然后选择下方芯片EP4CE10F17C8即FPGA平台主芯片7） 点击NEXT进入EDA工具设立对话框，如下图所示，在这里我们将仿真工具设立为ModelSim-Altera，即选择Simulation>ModelSim-Altera>VHDL8） 点击NEXT进入工程信息汇总对话框该对话框汇总了本工程中所有的设立信息，确认无误后点击NEXT进入工程编辑界面2、 Quartus Prime开发环境简介建立工程后就可以进入Quartus Prime集成开发环境（如下图所示）从图中可以看出Quartus Prime集成开发环境大体可以分为4个窗口，最左上角为工程管理窗口，涉及原代码文献、约束文献和仿真测试文献的管理；左中窗口为工程流程向导，涵盖FPGA开发过程中分析、综合、管脚分派、布局布线及静态时序分析的整个流程；右边主窗口为各种文献和报表的打开窗口；最下方窗口为工程信息框，显示综合过程信息等内容。

有了以上基本结识，下面我们就来实现本实验指导书的第一个实验3-8译码器3、工程实现1）如下图所示，点击菜单 File>New，在新建菜单下选择VHDL File 2）在新建的文献内输入相应的设计代码，代码如下：LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;ENTITY decoder38 IS PORT (a : IN std_logic_vector(2 DOWNTO 0); y : OUT std_logic_vector(7 DOWNTO 0));END decoder38;ARCHITECTURE rtl OF decoder38 ISBEGIN PROCESS (a) BEGIN CASE a IS WHEN "000" => y <= "00000001"; WHEN "001" => y <= "00000010"; WHEN "010" => y <= "00000100"; WHEN "011" => y <= "00001000"; WHEN "100" => y <= "00010000"; WHEN "101" => y <= "00100000"; WHEN "110" => y <= "01000000"; WHEN "111" => y <= "10000000"; WHEN OTHERS => y <= "00000000"; END CASE; END PROCESS;END rtl;3） 代码输入完毕确认无误后，选择菜单Processing/Analyze Current File或点击编辑窗口中工具栏图标，进行HDL代码语法分析。

4） 语法分析无误后，选择Processing/Start/Start Analysis & Synthesis，或者按下快捷键Ctrl+K，或者点击工具栏图标，进行HDL文献的分析和综合5） 分析和综合完毕后就可以对工程进行管脚分派可以运用 Quartus Prime 中Pin Planner进行可视化的管脚分派点击上方工具条中的Pin Planner图标，或者选择菜单栏中的Assignments>Pin Planner此时应看到如下界面在界面下方的窗口中的输入输出信号后，输入相应的 FPGA 管脚标号（或将信号拖拽到上方的 Package 图中相应的管脚上），并指定 I/O输入输出标准远程云端硬件实验平台I/O电压电流均为3.3V 2mA）管脚设立完毕后如图，关闭Pin Planner即完毕管脚分派6） 管脚约束完毕后，就可以指定下载所需文献的类型远程云端硬件实验平台下载需要.rbf类型的下载文献，该文献的生成需要在工程中设定后才可由Quartus Prime软件自动产生具体方法如下，一方面点击菜单栏中的Assignments>Device，选择Device and Pin Options。

然后选择Programming Files，在右侧对话框中勾选Raw Binary File(.rbf)，点击OK确认此时工程全编译后Quartus软件即会自动生成远程云端实验平台所需的.rbf下载文献7） 点击菜单栏中的Processing>Start Compilation或者图标栏中的完毕整个工程的编译8） 假如将文献下载到本地开发板，则点击菜单栏中Tools>Programmer或者图标栏的Programmer，进入硬件编程管理界面将Altera USB Blaster的USB端连接电脑，JTAG端连接开发板JTAG口，打开开发板电源将Hardware Setup选择成USB-Blaster，Mode选择成JTAG，同时选择工程文献夹下的.sof文献作为写入文献点击 Start，将.sof文献下载到开发板上的 FPGA 中，本工程完毕五、实验报告1、进一步熟悉和理解Quartus Prime软件的使用方法和工程实现的流程2、仿照3-8译码器实现数字电路中最基本的与门、或门、非门及比较器、多路选择器等基本逻辑电路的VHDL代码实验二 4选1多路选择器设计一、 实验目的1、 了解多路选择器设计的原理。

2、 进一步熟悉Quartus Prime软件的使用方法和VHDL输入的全过程3、 进一步掌握实验系统的使用二、 实验原理多路选择器是数字系统设计中经常使用的模块，其特点是在选择信号控制下，输出端与拟定的数据通道联通，并随数据通道的信号变化而变化在本实验中，我们将实现一个4选1多路选择器，因此将有一个2位的选择信号，4个数据输入信号和1个数据输出信号三、 实验内容本实验规定通过VHDL实现一个4选1多路选择器通过选择信号sel[1..0]实现数据输出通路dataout在不同的数据输入通路datain0—datain3之间切换，并观测输出信号随输入信号的变化而变化实验中信号与管脚连接如下表信号名称FPGA I/O名称功能说明sel[0]Pin_P9通路选择信号sel[1]Pin_R9datain0Pin_T9数据输入通路datain1Pin_N8datain2Pin_P8datain3Pin_R8dataoutPin_A3数据输出通路四、 实验环节1、 打开Quartus Prime软件，新建一个工程2、 建竣工程之后，再新建一个VHDL空白源文献3、 按照实验原理和自己的想法，在VHDL编辑窗口编写VHDL程序，读者可参照光盘中提供的示例程序。

4、 编写完VHDL程序后，保存5、 对自己编写的VHDL程序进行编译并仿真，对程序的错误进行修改6、 编译仿真无误后，依照拨动开关、LED与FPGA的管脚连。