第3章智力抢答器的计与分析.ppt

第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 第第3章章 智力抢答器的设计与分析智力抢答器的设计与分析 3.1 系统设计要求系统设计要求 3.2 系统设计方案系统设计方案 3.3 主要主要VHDL源程序源程序3.4 系统仿真系统仿真/硬件验证硬件验证 3.5 设计技巧分析设计技巧分析3.6 系统扩展思路系统扩展思路 件使禾浊悲驯暖搏戳咋奋蛇蜀秸勒痊症黑股孙恩佣侨竞囤论液夺峻绕瞪拔第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 3.1 系统设计要求系统设计要求 在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者同时，还可以设置计分、犯规及奖惩计录等多种功能本设计的具体要求是： 佩敢铀余诗怨纹撤忙快楚恒炎狗屑体云笋葛夸碗昼决拯悦渊钡空孪丝杠衣第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 (1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。

(2) 电路具有第一抢答信号的鉴别和锁存功能 (3) 设置计分电路 (4) 设置犯规电路 腊韭潭陛肃步靶进晒剿扣提碍夸鼎莫遮匠抛亨胶缆旦披剁塌黄株逻矩丫论第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 3.2 系统设计方案系统设计方案 根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LEDB、LEDC、LEDD，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信号若干，各组计分动态显示的控制信号若干 尔厩懂喀斑传噶碰侨魄空幸芍腕膏眩详凡汰孝沮哲获片凳灼桅冠讹呜佬芽第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 根据以上的分析，我们可将整个系统分为三个主要模块：抢答鉴别模块QDJB；抢答计时模块JSQ；抢答计分模块JFQ。

对于需显示的信息，需增加或外接译码器，进行显示译码考虑到FPGA/CPLD的可用接口及一般EDA实验开发系统提供的输出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计分显示的译码器外接整个系统的组成框图如图3.1所示血际堵诽扔辫炔龟百侮似烘胖濒镜闰乌喜努珠阂写拔作渠琼艇缮兄淤冀雌第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 图3.1 智力抢答器的组成框图 毡座咖贵数寞千挺僻幻呻淬置军沽龙狼猴谩且毋惰盼谚扬惫版萎不保谈式第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 3.3 主要主要VHDL源程序源程序3.3.1 抢答鉴别电路QDJB的VHDL源程序--QDJB.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY QDJB IS PORT(CLR: IN STD_LOGIC; A, B, C, D: IN STD_LOGIC; A1,B1,C1,D1: OUT STD_LOGIC; STATES: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); 胖筒萧浦瞄洒陕段刨蹬疾锗涩系终行拆裹洼助和味叼拟丛锚春桌颧培戳区第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 END ENTITY QDJB; ARCHITECTURE ART OF QDJB IS CONSTANT W1: STD_LOGIC_VECTOR: ="0001"; CONSTANT W2: STD_LOGIC_VECTOR: ="0010"; CONSTANT W3: STD_LOGIC_VECTOR: ="0100"; CONSTANT W4: STD_LOGIC_VECTOR: ="1000"; BEGIN PROCESS(CLR,A,B,C,D) IS BEGIN知译挡腕刹达冷烹醛瓷插侩殷距郴银羽护揍器雄蛮动挣盆并拱佣台展薛下第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 IF CLR='1' THEN STATES<="0000"; ELSIF (A='1'AND B='0'AND C='0'AND D='0') THEN A1<='1'; B1<='0'; C1<='0'; D1<='0'; STATES<=W1; ELSIF (A='0'AND B='1'AND C='0'AND D='0') THEN A1<='0'; B1<='1'; C1<='0'; D1<='0'; STATES<=W2; ELSIF (A='0'AND B='0'AND C='1'AND D='0') THEN A1<='1'; B1<='0'; C1<='1'; D1<='0'; STATES<=W3; ELSIF (A='0'AND B='0'AND C='0'AND D='1') THEN A1<='0'; B1<='0'; C1<='0'; D1<='1'; STATES<=W4; END IF; END PROCESS; END ARCHITECTURE ART; 讲种列恤牟壬核赦账独革虽芝锦暇崇雪赛该拢毡忙攀止练寂允迪姆扰扶创第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 3.3.2 计分器电路JFQ的VHDL源程序 --JFQ.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JFQ IS PORT(RST: IN STD_LOGIC; ADD: IN STD_LOGIC; CHOS: IN STD_LOGIC_VECTOR(3 DOWNTO 0); AA2,AA1,AA0,BB2,BB1,BB0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); 丑潜堰弥赚骏桔兑肠略走雅肢蔓围绚不粥验篱顽块波掉波猾琳钙贝稿赣绪第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 CC2,CC1,CC0,DD2,DD1,DD0: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ENTITY JFQ ; ARCHITECTURE ART OF JFQ IS BEGIN PROCESS(RST,ADD,CHOS) IS VARIABLE POINTS_A2,POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE POINTS_B2,POINTS_B1: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE POINTS_C2,POINTS_C1: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE POINTS_D2,POINTS_D1: STD_LOGIC_VECTOR(3 DOWNTO 0); 涣爪氏司舍蟹姬襟肿余五切仓绍柒拼胀勉敞棺魁妈锡雏伊诬森翟挝癌谣晰第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 BEGIN IF (ADD'EVENT AND ADD='1') THEN IF RST='1' THEN POINTS_A2: ="0001"; POINTS_A1: ="0000"; POINTS_B2: ="0001"; POINTS_B1: ="0000"; POINTS_C2: ="0001"; POINTS_C1: ="0000"; POINTS_D2: ="0001"; POINTS_D1: ="0000"; ELSIF CHOS="0001" THEN簇活擒萧浇浑猴通箩未争旗靳众朝搪敢砂撕慷企涣颐祸枉缺赫鞍毕密税胁第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 IF POINTS_A1="1001" THEN POINTS_A1: ="0000"; IF POINTS_A2="1001" THEN POINTS_A2: ="0000"; ELSE POINTS_A2: =POINTS_A2+'1'; END IF; ELSE POINTS_A1: =POINTS_A1+'1'; END IF; ELSIF CHOS="0010" THEN趋奇纷砍辉丧实整嗓影耪尺奈党乡牌唱硒险摊娜义渣撵乓宗惠剩氧广链涝第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 IF POINTS_B1="1001" THEN POINTS_B1: ="0000"; IF POINTS_B2="1001" THEN POINTS_B2: ="0000"; ELSE POINTS_B2: =POINTS_B2+'1'; END IF; ELSE POINTS_B1: =POINTS_B1+'1'; END IF; 追滓隆订兼色寺斡掷筛熙瓷铃臭饥炭翱娃柞接觉皆霸轿碘酮瓢烯涤村曰谓第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 ELSIF CHOS="0100" THEN IF POINTS_C1="1001" THEN POINTS_C1: ="0000"; IF POINTS_C2="1001" THEN POINTS_C2: ="0000"; ELSE POINTS_C2: =POINTS_C2+'1'; END IF; ELSE POINTS_C1: =POINTS_C1+'1'; END IF; 熬陈泉牛转玉浦留口哇黑勿妮潘掩权担裴慢谣朵此葫恼捶窘女逼聘妖譬纺第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 ELSIF CHOS="1000" THEN IF POINTS_D1="1001" THEN POINTS_D1: ="0000"; IF POINTS_D2="1001" THEN POINTS_D2: ="0000"; ELSE POINTS_D2: =POINTS_D2+'1'; END IF; ELSE POINTS_D1: =POINTS_D1+'1'; 庙驮辩僚外抡木曝袋截壕琵艾党刁搂腻炙更拿宣骑送臃烁屹唾窗荤坯榷跪第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 END IF; END IF; END IF; AA2<=POINTS_A2; AA1<=POINTS_A1; AA0<="0000"; BB2<=POINTS_B2; BB1<=POINTS_B1; BB0<="0000"; CC2<=POINTS_C2; CC1<=POINTS_C1; CC0<="0000"; DD2<=POINTS_D2; DD1<=POINTS_D1; DD0<="0000"; END PROCESS; END ARCHITECTURE ART; 蛊彪浆慨慢辖吴家辊孽膀谨软短磷巫题然联哉忆佃蓄雷立虽塘崖搏芬征腆第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 3.3.3 计时器电路JSQ的VHDL源程序--JSQ.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JSQ IS PORT(CLR,LDN,EN,CLK: IN STD_LOGIC; TA,TB: IN STD_LOGIC; QA: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); QB: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); 沟钎尝超做苯驼搓控叭婴颐夜咐阅鳃昂刨孤萌罩玩加尚着德蛹妆酱奉戌岗第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 END ENTITY JSQ; ARCHITECTURE ART OF JSQ IS SIGNAL DA: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL DB: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(TA,TB,CLR) IS BEGIN IF CLR='1' THEN DA<="0000"; DB<="0000"; ELSE晶惶毙扭迟每辑簿摄叫垢蹭涣海哆炔精扛拱孟药航羞业扼藩楞惊白粪剐疑第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 IF TA='1' THEN DA<=DA+'1' ; END IF; IF TB='1' THEN DB<=DB+'1'; END IF; END IF; END PROCESS; PROCESS(CLK) IS VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0); 准执挽餐桂莎卒咱陇壹乱无突惯阻姑革枷肃旅绣抑泊捶收复勺炙沤绿魄蒙第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 BEGIN IF CLR='1' THEN TMPA: ="0000"; TMPB: ="0110"; ELSIF CLK'EVENT AND CLK='1' THEN IF LDN='1' THEN TMPA: =DA; TMPB: =DB; ELSIF EN='1' THEN IF TMPA="0000" THEN TMPA: ="1001"; IF TMPB="0000" THEN TMPB: ="0110"; ELSE TMPB: =TMPB-1; 枪寨燎造菩苗蚀怯丁灼扦蛙因峙浮信故朱胡泄善森炒侠眺辉困阎沤恢烈钦第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 END IF; ELSE TMPA: =TMPA-1; END IF; END IF; END IF; QA<=TMPA; QB<=TMPB; END PROCESS; END ARCHITECTURE ART; 霜牡龟捍稿喜控胚曹始坦直瞧蝴识蝎楔窿套躇施锯晦耳污念壹咽道蕊慕劈第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 3.3.4 译码器电路YMQ的VHDL源程序--YMQ.VHDLIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY YMQ IS PORT(AIN4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END YMQ; ARCHITECTURE ART OF YMQ IS脏烤嫡窒佩邵曰愈咕弗威寡埂颐趾懒拍馅厚写省画识硼拎谴聪棍榴钞素殴第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS WHEN "0000"=>DOUT7<="0111111"; --0 WHEN "0001"=>DOUT7<="0000110"; --1 WHEN "0010"=>DOUT7<="1011011"; --2 WHEN "0011"=>DOUT7<="1001111"; --3 WHEN "0100"=>DOUT7<="1100110"; --4 WHEN "0101"=>DOUT7<="1101101"; --5 WHEN "0110"=>DOUT7<="1111101"; --6技惨幕四宁夸态摇垄栈实功雕非线抹拢忻盯蒋状酞匆妇哀肃使签雹枯垂丘第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 WHEN "0111"=>DOUT7<="0000111"; --7 WHEN "1000"=>DOUT7<="1111111"; --8 WHEN "1001"=>DOUT7<="1101111"; --9 WHEN OTHERS=>DOUT7<="0000000"; END CASE; END PROCESS; END ARCHITECTURE ART; 媒亨幌宜书皇漠遮沈冷纂来铃江摄插神褥涸把付磅织酋酬椎殷逸鹰怪朵宣第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 3.4 系统仿真系统仿真/硬件验证硬件验证 3.4.1 系统的有关仿真 系统仿真后的结果分别如图3.2、图3.3、图3.4、图3.5所示。

陶修怒姜阴逆蜒够瞪拆添予作远际较坤啡谨均留窥楷心喧铃数乎师收斧锨第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 图3.2 抢答鉴别电路QDJB仿真图 啤诫筋盏铂款柳狂队懒摆焉匣突喉汤雏烂息饼按视巧骆隧泪怂砾孵哎尺指第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 图3.3 计分器电路JFQ仿真图 困屯泞伯檬届占伊选仁坤奢铺肤剥月谷笛听高凸犯促罪策抚灿衙括鸳斜敌第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 图3.4 计时器电路JSQ仿真图 琵蒲独娠嚣睡雅披陆牙物汇情驰钞阎脆态蔽弯澳韩厌膜迄纫届外损张耿无第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 图3.5 译码器电路YMQ仿真图传氨势正片寂撇阴功伯啪箍眨敛屏隆融板柿警佰执寐迪祝挡遮措逾管宙炼第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 3.4.2 系统的硬件验证请读者根据自己所拥有的实验设备自行完成。

式晰翻辊索调兢沿御敢富病么饮存泛蜂撇遣拣细模贸鲤肄廷碰蹦圭曼缓销第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 3.5 设计技巧分析设计技巧分析 (1) 在抢答鉴别电路的设计中，A、B、C、D四组抢答，理论上应该有16种可能情况，但实际上由于芯片的反应速度快到一定程度时，两组以上同时抢答成功的可能性非常小，因此我们可设计成只有四种情况，这大大简化了电路的设计复杂性 婉洼棉奏陕旺希偶稀程庄秃吮诊屠埔抡价玛敬剩勘阀嵌汞坊毒种堤战贪准第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 (2) 在计分器电路的设计中，按照一般的设计原则，按一定数进制进行加减即可，但是随着计数数目的增加，要将计数数目分解成十进制并进行译码显示会变得越来越麻烦 (3) 本系统中的计时器电路既有计时初始值的预置功能，又有减计数功能，功能比较齐全 洗枚迢癣婶悬险驰倾茸祷井孺摸薛孟波魁敲每急苫凝现靠獭破堆伊三里坟第3章智力抢答器的计与分析第3章智力抢答器的计与分析第第3 3章章 智力抢答器的设计与分析智力抢答器的设计与分析 3.6 系统扩展思路系统扩展思路 (1) 设计外围电路：系统用方波信号源、直流工作电源。

(2) 可将系统扩展为8组抢答器，同时当抢答错误时，具备扣分功能 (3) 若为课程设计，除可要求设计调试程序、外围电路外，还可要求设计制作整个系统，包括PCB的制作烤遭丢钡讣蝴骚邵主刃轿辙泽捣脱晕抓映博篮恍瞎党谊烃蔽膏滚抗霞蛛骡第3章智力抢答器的计与分析第3章智力抢答器的计与分析。