电子信息-EDA技术实验指导书.doc

EDA技术实验指导书 适用于电子信息工程专业QUARTUS II 8.1软件的使用一、实验目的及要求：1、 练习使用QUARTUS II 8.1软件，掌握利用该软件进行简单EDA设计的基本流程；2、 完成一个通过拨码开关控制发光二极管亮灭的应用，实验结束后可独立完成思考题二、实验环境及器材：1、 微机（已安装授权的QUARTUS II 8.1软件）2、 EDA/SOPC实验开发系统3、 USB Blaster下载线一根三、背景知识及操作流程：QUARTUS II是ALTERA公司推出的EDA开发工具，其前身为MAX PLUS II，目前实验室安装的版本为8.1，利用该软件可进行对可编程逻辑器件的分析、综合、下载等设计EDA/SOPC实验开发系统是由北京百科公司生产的一套EDA实验系统，其核心芯片采用ALTERA公司的CYCLONE系列FPGA产品EP1C6Q240C8，同时配备了丰富的外部接口资源，可供学生进行EDA设计实验启动QUARTUS后的界面如图1所示，首先需要创建一个工程，具体操作过程如下：图1 QUARTUS软件的启动界面（1）点击File –> New Project Wizard创建一个新工程，系统显示如图2。

图2 工程创建向导的启始页（2）点击Next，为工程选择存储目录、工程名称、顶层实体名等，如图3所示；（3）点击Next，若目录不存在，系统可能提示创建新目录，如图4所示，点击“是”按钮创建新目录，系统显示如图5所示；（4）系统提示是否需要加入文件，在此不添加任何文件；（5） 点击Next，进入设备选择对话框，如图6，这里选中实验箱的核心芯片CYCLONE系列FPGA产品EP1C6Q240C8；（6）点击Next，系统显示如图7，提示是否需要其他EDA工具，这里不选任何其他工具；（7）点击Next后，系统提示创建工程的各属性总结，若没有错误，点击Finish，工程创建向导将生成一个工程，这时软件界面如图8，在窗口左侧显示出设备型号和该工程的基本信息等图3 输入工程名称、存储目录图4 提示是否创建新文件夹图5 提示是否添加文件图6 芯片型号选择图7 提示是否利用其他EDA设计工具图8 工程阐述汇总至此工程创建好完成，一下进行具体的设计了，为实现用一个拨码开关控制一个LED亮灭的功能，可用VHDL编写一个程序实现，具体操作过程如下：（1） 点击File->New创建一个设计文件，系统显示如图9；图9 创建一个设计文件（2） 选择设计文件的类型为VHDL File；（3） 点击OK，系统显示如图10，窗口右侧为VHDL的编辑窗口。

图10 新建的一个VHDL源文件的编辑窗口（4） 在编辑窗口中编辑以下程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity test is Port ( led:out std_logic; key:in std_logic );end test;architecture Behavioral of test isbeginled <= key;end Behavioral;（5）输入程序后，存盘，如图11所示：图11 存盘( 6 ) 点击Processing->Start Compilation编译该文件，系统将开始编译，结束后，给出提示信息和编译结果，如图5-12所示：图12 编译结果显示( 7 ) 仿真（ 8 ）建立时序仿真文件,如图9所示，选择“Vector Waveform File”，出现图10的界面，在Name空白处击右键，Insert→Insert Node or Bus。

图 10图11在图11中单击 图12在12中单击，再单击 →OK→OK如图13所示图13仿真文件存盘时，文件名字必须与顶层文件同名，即test，默认即可 图14图15图15是为仿真输入赋值的如想赋值‘1’，单击 9 ） 单击菜单进行仿真 图16仿真结果如图17图17 仿真波形（5） 点击Assignment->Pins进行引脚分配，实验箱上拨码开关和LED对应的引脚分别为58和98，分配结果如图18所示图18 引脚分配（6） 参照步骤（5）重新编译系统，系统将生成FPGA配置文件，在编译过程中若显示警告可不理会；（7） 准备下载，注意打开实验箱电源，并连接下载电缆；（8） 点击Tools->Programmer将配置文件下载到FPGA，系统显示如图19所示，注意选择下载模式为JTAG，若下载线硬件显示“No Hardware”（如图19所示），则点击Hardware Setup按钮，系统显示如图20，双击USB-Baster，设定其为当前选定硬件，再点Close返回图19 下载界面图20 下载线配置这时，系统界面如图21，选中Program/Configure，点击Start，将配置文件下载到FPGA。

图21 配置好下载电缆的下载界面观察实验效果，尝试开关拨码开关K1，发光二极管D1-1将随之亮灭实验一、计数器程序设计1、实验目的：1）了解计数器的工作原理；2）用VHDL语言编写60进制计数器，通过设计熟悉EDA开发的基本流程；3）熟悉Quartus II软件的使用，练习使用文本编辑器；4）掌握VHDL编写中的一些小技巧2、实验要求：（1）在实验报告结果分析中要对测量所得数据进行分析3、实验内容： 利用VHDL语言 设计60进制计数器，编译、仿真、下载4、主要仪器设备及试剂：1）计算机一台，实验箱2）QUARTUS II 8.1环境5、实验步骤 按照QUARTUS II软件使用方法，为60进制计数器建工程工程名应为cntm60(实体名)参考程序如下要求编译、仿真、下载library ieee; --调用ieee库use ieee.std_logic_1164.all; --使用ieee库中的1164包use ieee.std_logic_unsigned.all; --使用ieee库中的无符号包entity cntm60 is port(ci :in std_logic; --来至低级的进位 nreset:in std_logic; --清零端 load :in std_logic; --置数端 d :in std_logic_vector(7 downto 0);--与置数端对应的数据输入端 clk :in std_logic; 时钟端 co :out std_logic; 进位输出端 qh :buffer std_logic_vector(3 downto 0); --计数器的高位输出端 ql :buffer std_logic_vector(3 downto 0)); --计数器的低位输出端end cntm60;architecture behave of cntm60 isbeginco<='1'when(qh="0101"and ql="1001"and ci='1')else'0'; process(clk,nreset) begin if(nreset='0')then qh<="0000"; ql<="0000"; elsif(clk'event and clk='1')then if(load='1')then qh<=d(7 downto 4); ql<=d(3 downto 0); elsif(ci='1')then if(ql=9)then ql<="0000"; if(qh=5)then qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end if; end process;end behave;实验二、七段译码器器设计1、实验目的：1）了解七段译码器的原理。

2）进一步熟悉EDA开发的基本流程2、实验要求：（1）在实验报告结果分析中要对测量所得数据进行分析3、实验内容：利用VHDL语言完成动态译码器的设计，仿真，下载4、主要仪器设备及试剂：1）计算机一台，实验箱2）QUARTUS II 8.1环境library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity decl7 isport( a: in std_logic_vector(3 downto 0); sel:out std_logic_vector(2 downto 0); ledl7:out std_logic_vector(6 downto 0));end decl7;architecture behave of decl7 isbeginsel <= "111";process(a)begin case a is when "0000" => ledl。