第6章时序逻辑电路2.ppt

1,2,74LS190：异步预置数，单时钟十进制加/减可逆计数器 74LS191：异步预置数，单时钟十六进制 …,74LS192：异步清零，异步预置数，双时钟十进制加/减可逆计数器 74LS193：异步清零，异步预置数，双时钟十六进制 …,3,集成计数器的清零或置数控制端有异步和同步之分，一定要注意异步和同步的区别： 同步方式：同步输入端信号到来时，输出不改变状态，而是要等到clk触发沿到来才完成清零或置数任务 异步方式：异步输入端信号到来时,马上清零或置数,与clk无关三、任意进制计数器的构成,为了得到任意进制的计数器，一个简便可行的方法是利用已有进制计数器经不同连接方式得到不同进制的计数器 通常利用计数器的清零端或置数控制端让电路跳过某些状态而获得M进制计数器4,（一）MN时 设计思想: N进制计数器,假定已有N进制计数器，要得到M进制计数器,,跳过N-M个状态,Q3Q2Q1Q0,,M进制计数器,1. 用同步清零端或置数端获得M进制计数器,,2. 利用异步清零端或异步置数控制端产生M进制计数器,,/1,如：十进制计数器→六进制计数器,,5,①用清零端 RʹD=0 同步清零 当计数到0101时产生清零信号,到clk 到来时Q3Q2Q1Q0=0000,所以可用,1,,,1,clk,做清零信号.,1. 用同步清零端或置数端获得M进制计数器,例1：用74LS162构成六进制加法计数器,,,,6,②用同步预置数控制端 LD′ 同步置数成0000 同样可用 ,D3D2D1D0=0000实现,,必须输入0000,7,例2： 利用74LS163构成余3码十进制加法计数器。

分析：74LS163为同步清零，同步并行置数，同步16进制加法计数器,,Q3Q2Q1Q0/C,/1,有效状态不包括0000的,只能利用同步预置数功能,LD′=(Q3Q2 )′ D3D2D1D0=0011,8,LD′=（Q3Q2）′ , D3D2D1D0=0011 Ep=ET=1 , R'D=1,1,clk,1,1 1 0 0,9,由于异步输入端信号到来时，计数器马上清零或置数，所以必须用第M+1个状态产生异步控制信号,例1：利用74LS160产生六进制加法计数器,2.利用异步清零端或异步置数控制端产生M进制计数器,分析：,,Q3Q2Q1Q0,,LD'=1 R'D=(Q2Q1)',10,,1,进位信号,EP=ET=1 LD'=1 R'D=(Q2Q1)',11,例2：用置数法将74160接成六进制计数器a)置入0000,(b)置入1001,,,,12,例3 用集成计数器74LS161设计可控进制的加法计数器当输入控制变量M=0时，工作在8进制，M=1时，工作在6进制解：终点相同：1001,M=0时： 0010 - 0011------1001 M=1时： 0100 - 0101------1001,0 0,D3=0 D2=M D1=M' D0=0,13,例4 用集成计数器74LS160设计可控进制的加法计数器。

当输入控制变量M=0时，工作在8进制，M=1时，工作在6进制解：起点相同：0000,M=0时： 0000 - 0001------0111 M=1时： 0000 - 0001------0101,用LD′：D3D2D1D0=0000,LD'=(M'Q2Q1Q0+MQ2Q0 )',14,(二)MN时 设计思想 : 先将多片集成计数器组合起来 , 再构成M进制计数器. 首先介绍大容量计数器连接方式 例1: 用两片同步十进制加法计数器接成100 进制加法计数器.,并行进位方式: CLK1=CLK2=CLK,串行进位方式 CLK1=CLK CLK2=C'o,例2: 用两片同步十进制计数器74LS160接成29进制计数器. 分析:29进制:计数0~28,首先把两片160连接成100进制计数器 若用160的异步清零端,则用29做过渡状态,产生清零信号(两片160同时清零--------整体置零方式);,9,28,2,若用160的同步预置数控制端,则用28产生控制信号，两片160的D0D1D2D3都接0000，同时预置数8,2,28,四. 移位寄存器型计数器,如果把移位寄存器的输出，以一定方式馈送到串行输入端，则可得到一些电路连接十分简单、编码别具特色，用途极为广泛的移位寄存器型计数器。

常用的有环形计数器、扭环形计数器、最大长度移位寄存器型计数器等等19,１．环形计数器,反馈逻辑：D0=Qn-1 例：4位环形计数器 P305 图6.3.42,环形计数器的状态转换图：,,,,,Q0Q1Q2Q3,20,为确保它能正常工作，必须首先通过串行输入端或并行输入端将电路置成有效循环中的某个状态，然后再开始计数能够自启动的电路D0=(Q0+Q1+Q2)',这种环形计数器不能自启动有效状态数：4，（n） 无效状态数：12，（2n-n）,,21,状态方程： Q0*=(Q0+Q1+Q2) ' Q1*=Q0 Q2*=Q1 Q3*=Q2,,Q0Q1Q2Q3,22,2．扭环形计数器,有效循环,无效循环,若将反馈逻辑函数取为：D0=Q'n-1则得到扭环形计数器，也称为约翰逊计数器Q0Q1Q2Q3,23,从状态循环图中可看到由于电路在每次状态转换时只有一位触发器改变状态，因而在将电路状态译码时不会产生竞争－冒险现象有效状态数：8，6（2n） 无效状态数：8，2（2n-2n） 状态利用率较环形计数器提高了一倍n=3时：,Q0Q1Q2,24,令D0=Q1Q'2+Q'3,能自启动的电路：,Q0Q1Q2Q3,,=((Q1Q'2)'·Q3)',25,顺序脉冲发生器是用来产生一组时间上有一定先后顺序的脉冲信号的电路。

顺序脉冲发生器可以直接用环形计数器构成,环形计数器的输出即是一系列顺序脉冲，缺点是不经济n个顺序脉冲需要用n个触发器 通常用计数器和译码器组合成顺序脉冲发生器，但要注意译码器必须按计数器的状态输出顺序译码6.3.3 顺序脉冲发生器,译码器,计数器,26,,,译码器,27,时序图： P271,分析：异步计数器Q0先变化→Q1再变化→Q2再变化，有两个或两个以上状态变化时，译码器的输出端有尖 峰脉冲 如： 001→010 时， 001→000(P0)→010(P2) 011→100 时， 011→010(P2)→000(P0) →100(P4),∴ 应消除尖峰脉冲28,方法一： 选通法 利用集成电路设有的控制端作为选通脉冲的输入端,29,方法2：选用扭环形计数器和译码器组合得到 状态转换过程中任何两个相邻状态之间仅有一个触发器状态不同，因而状态转换过程中任何一个译码器的门电路都不会有两个输入端同时改变状态的情况发生，亦即不存在竞争冒险Q0Q1Q2,30,6.3.4 序列信号发生器,在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，通常把这种串行数字信号叫做序列信号。

产生序列信号的电路称为序列信号发生器 构成方法1：用计数器和数据选择器组成 如： 要产生n位的序列信号则用： n进制计数器+数据选择器,31,00010111,序列信号输出,在clk脉冲的作用下，Q2Q1Q0输出000～111送给151的A2A1A0，则Y依次输出D0~D7，即00010111 若需要修改序列信号时，只要修改加到D0~D7的高低电平信号即可，所以这种电路使用起来比较灵活方便32,若需产生一个６位的序列，如：000111，则把计数器做成６进制计数器，序列从D0~D5送入即可000111XX,序列信号输出,33,6.4.1 同步时序逻辑电路设计方法 用SSI设计：所用触发器和门电路数目最少，输入端数也最少 用MSI设计：使用的集成电路数目最少，种类最少，连线也最少步骤： 一.进行逻辑抽象，得电路状态转换图或转换表 (1)确定输入／输出变量，确定电路状态数 (2)定义输入／输出变量和每个电路状态含义，将状态顺序编号 (3)按题意列出电路的状态转换表或画出状态转换图6.4 时序逻辑电路的设计方法,34,二.合并等价状态，得最简状态转换图 等价状态：若电路中两个状态在相同输入下有相同输出，且转换到同一个次态，则称这两个状态为等价状态。

等价状态可以合并！,三.确定触发器数目n，进行状态分配（状态编码） 设电路状态需M个状态，则2n-1M≤2n 四.选定触发器类型，求出电路状态方程、驱动方程和输出方程 五.根据得到的方程式画出逻辑图 六.检查设计的电路能否自启动，如不能，则需改进！,35,例1：设计一个带有进位输出端的同步五进制加法计数器 解：（一）逻辑抽象 分析：计数器工作特点：在时钟信号操作下自动依次从一个状态转为下一个状态，因此是属于 Moore 型同步时序电路 进位信号C：有进位时为1，否则为0 五个有效状态：S0 ～ S4 没有等价状态，不能再化简S0 → S1 → S2 → S3 → S4,36,二、确定触发器数目，进行状态编码 5个状态M=5 应取触发器位数 n=3 选状态编码：000,001,010,011,100 状态分配： S0=000,S1=001,S2=010,S3=011,S4=100 状态图： 000→001→010→011→100,三、画出状态表（或次态卡诺图），选定触发器类型，求出状态方程、输出方程 根据状态方程和特性方程求驱动方程另外三个状态101，110，111没有用到，可当作约束项处理。

37,选触发器类型：3个下降沿触发的边沿JK触发器 分别列出次态和输出的卡诺图，求状态方程和输出方程状态表,次态/输出卡诺图,可见，写出次态/输出卡诺图比写状态表更方便0 0 1 0,0 1 0 0,0 1 1 0,1 0 0 0,× × × ×,0 0 0 1,× × × ×,× × × ×,× × ×,001/0,010/0,100/0,011/0,000/1,38,,,Q3,Q'3,Q3,Q2Q1,,,Q'2,Q2,Q2Q1,Q3,,,,,,Q3,Q2Q1,,,,Q2Q1,Q3,,,Q3,Q2Q1,,39,J3=Q2Q1 K3=1 J2=Q1 K2=Q1 J1=Q'3 K1=1,,驱动：,四.根据驱动方程和输出方程画出电路图,,,,,C,﹥,●,1,,,,,,,,,,,,,1,40,五.检查自启动 将无效状态101,110,111带入状态方程求次态Q3 Q2 Q1 Q3* Q2* Q1* C 1 0 1 0 1 0 1 1 1 0 0 1 0 1 1 1 1 0 0 0 1,,,,能自启动。

41,例2：设计一个带有进位输出端的同步十三进制加法计数器 解：（一）逻辑抽象 分析：计数器工作特点：在时钟信号操作下自动依次从一个状态转为下一个状态，因此是属于 Moore 型同步时序电路 进位信号C：有进位时为1，否则为0 十三个有效状态：S0 ～ S12 没有等价状态，不能再化简C=1,S0 → S1 → S2 → S3 →……→ S12,42,二、确定触发器数目，进行状态编码 13个状态M=13 应取触发器位数 n=4 选状态编码：0000 ～ 1100 分配： S0=0000,S1=0001, ……,S12=1100 状态图： 0000→0001→0010→0011→0100→0101 1100←1011←1010←1001←1000←0111。