锁相环配置时钟.pdf

锁相环配置时钟锁相环作为一个提供系统时钟的模块，是一个基本的模块，几乎每次编程序都得用到下面记一下怎样配置锁相环来设定想要的系统时钟锁相环 PLL、自时钟模式和前面说的实时中断RTI、看门狗 COP 都属于系统时钟与复位CRG 中的模块，固前面用到的寄存器， 这里有些会再用到在程序中配置锁相环的步骤如下：第一、禁止总中断；第二、寄存器 CLKSEL的第七位置 0，即 CLKSEL_PLLSEL=0选择时钟源为外部晶振OSCCLK，在 PLL程序执行前， 内部总线频率为 OSCCLK/2 CLKSEL_PLLSEL=0 时，系统时钟由外部晶振直接提供，系统内部总线频率 =OSCCLK/2 （OSCCLK 为外部晶振频率） CLKSEL_PLLSEL=1 时，系统时钟由锁相环提供，此时系统内部总线频率=PLLCLK/2 （PLLCLK 为锁相环倍频后的频率）第三、禁止锁相环PLL，即 PLLCTL_PLLON=0 当 PLLCTL_PLLON=0 时， 关闭 PLL 电路当 PLLCTL_PLLON=1 时，打开 PLL 电路第四、根据想要的时钟频率设置SYNR 和 REFDV 两个寄存器。

SYNR 和 REFDV 两个寄存器专用于锁相环时钟PLLCLK 的频率计算，计算公式是：PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1) 其中， PLLCLK为 PLL模块输出的时钟频率； OSCCLK 为晶振频率；SYNR、 REFDV分别为寄存器 SYNR、REFDV 中的值这两个寄存器只有在PLLSEL=0 时才能够写入（这里就是第二步的设置原因所在了）第五、打开 PLL，即 PLLCTL_PLLON=1 第六、 CRGFLG_LOCK位，确定 PLL 是否稳定当锁相环 PLL 电路输出的频率达到目标频率的足够小的误差范围内时， LOCK 位置 1，此时说明 PLLCLK已经稳定，可以作为系统的时钟了该位在正常情况下为只读位第七、 PLLCLK稳定后，允许锁相环时钟源PLLCLK为系统提供时钟，即 CLKSEL_PLLSEL=1到这里，锁相环的设置就完毕了。