针对DDR2-800和DDR3的PCB信号完整性设计.doc

针对DDR2-800和DDR3的PCB信号完整性设计摘要本文章主要涉及到对DDR2和DDR3在设计印制线路板（PCB ）时，考虑信号 完整性和电源完整性的设计事项， 这些是具有相当大的挑战性的文章重点是讨 论在尽可能少的PCB层数，特别是4层板的情况下的相关技术，其中一些设计 方法在以前已经成熟的使用过1. 介绍目前，比较普遍使用中的DDR2的速度已经高达800 Mbps，甚至更高的速度， 如1066 Mbps，而DDR3的速度已经高达1600 Mbps对于如此高的速度，从 PCB的设计角度来讲，要做到严格的时序匹配，以满足波形的完整性，这里有 很多的因素需要考虑，所有的这些因素都是会互相影响的， 但是，它们之间还是存在一些个性的，它们可以被分类为 PCB叠层、阻抗、互联拓扑、时延匹配、 串扰、电源完整性和时序，目前，有很多 EDA工具可以对它们进行很好的计算 和仿真，其中Cade nee ALLEGRO SI-230和An soft ' SHFSS使用的比较多VDD / VrHClockV&b ■' Vtt j vrerCKP,CKN 二^Addressi Command/ Control” =一CKE CS. ODT. RAS.CAS.WE.BAO-2Data Strobe (differential) DataMask —_V DQSO.DQSI.DQSa.DQSa“ zMemory< DM0.DM1.DM2.DM3 >DataControllerN . 1/、V DQ <7；o>, DQ-15 B> 00<23,10>, DQ^31.24> 二>T赴chnotogy I DDR2 | DDR3Max Clock Freq. (MHz)/Data rate(Mbps)533/1066300/1600Power RequirementVDD (Volts)1,8 +/- 0.11,5 +/- 0.075Vtt (Vote)0,9 +/-0.Q40.75 +/- TBDVref (Volts)0.9 +/- 0.0180.75 +/- 0.015Input ThresholdsVih/Vil (Volts)0.9 +/- 0.20.75 +/- 0J75Delay Matching RequirementMatch ADDR/CMD/CNTRL to Clock tightlyYesYesMatch DQ<7,0>, DM0 to DQS0 tightlyYesYesMatch DQ<15i8>t DM1 to DQS1 tightlyYesYesMatch DQ<22,16>( DM2 to DQS2 tightlyYesYesMatch DQ<3123>. DM3 to DQS3 tightlyYesYesMatch DQSO-3 to Clock looselyYesNot required表1: DDR2和DDR3要求比较表1显示了 DDR2和DDR3所具有的共有技术要求和专有的技术要求。

2. PCB的叠层（stackup ）和阻抗对于一块受PCB层数约束的基板（如4层板）来说，其所有的信号线只能走在 TOP和BOTTOM层，中间的两层，其中一层为 GND平面层，而另一层为 VD D平面层，Vtt和Vref在VDD平面层布线而当使用6层来走线时，设计一种 专用拓扑结构变得更加容易，同时由于Power层和GND层的间距变小了，从而 提高了 PI互联通道的另一参数阻抗，在 DDR2的设计时必须是恒定连续的，单端走线的 阻抗匹配电阻50 Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对 于差分信号，100 Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端， 比如CLOCK和DQS信号另外，所有的匹配电阻必须上拉到 VTT,且保持5 0 Ohms， ODT的设置也必须保持在 50 Ohms在DDR3的设计时，单端信号的终端匹配电阻在 40和60 Ohms之间可选择的 被设计到ADDR/CMD/CNTRL信号线上，这已经被证明有很多的优点而且， 上拉到VTT的终端匹配电阻根据SI仿真的结果的走线阻抗，电阻值可能需要做 出不同的选择，通常其电阻值在 30-70 Ohms之间。

而差分信号的阻抗匹配电阻始终在100 OhmsTotal: 'JflLdy日隔 Thkajnil灿丨 Section DdEiqRmSIG0 itl 5 Cfirt-PV7R1 闻 GPWR3SIGeq臥FJoifiih nhJGikness曲川卿忆朴㈱ 0¥9F p"比蚀 .5 GZ i^lLaypirI ；!严 叮日伽血om图1 :四层和六层PCB的叠层方式3. 互联通路拓扑对于DDR2和DDR3，其中信号DQ、DM和DQS都是点对点的互联方式，所 以不需要任何的拓扑结构，然而列外的是，在 multi-rank DIMMs （Dual In Line Memory Modules ）的设计中并不是这样的在点对点的方式时，可以很容易 的通过ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性而对于 AD DR/CMD/CNTRL和一些时钟信号，它们都是需要多点互联的，所以需要选择一 个合适的拓扑结构，图2列出了一些相关的拓扑结构，其中Fly- By拓扑结构是 一种特殊的菊花链，它不需要很长的连线，甚至有时不需要短线（ Stub ）对于DDR3，这些所有的拓扑结构都是适用的，然而前提条件是走线要尽可能的 短。

Fly-By拓扑结构在处理噪声方面，具有很好的波形完整性，然而在一个 4层板上很难实现，需要6层板以上，而菊花链式拓扑结构在一个 4层板上是容 易实现的另外，树形拓扑结构要求AB的长度和AC的长度非常接近（如图2）考虑到波形的完整性，以及尽可能的提高分支的走线长度，同事又要满足板层的 约束要求，在基于4层板的DDR3设计中，最合理的拓扑结构就是带有最少短 线（Stub ）的菊花链式拓扑结构对于DDR2-800 ,这所有的拓扑结构都适用，只是有少许的差别然而，菊花链 式拓扑结构被证明在SI方面是具有优势的对于超过两片的SDRAM，通常，是根据器件的摆放方式不同而选择相应的拓扑 结构图3显示了不同摆放方式而特殊设计的拓扑结构， 在这些拓扑结构中，只有A和D是最适合4层板的PCB设计然而，对于DDR2-800，所列的这些 拓扑结构都能满足其波形的完整性，而在 DDR3的设计中，特别是在1600 Mb ps时，则只有D是满足设计的Tree topologyM2Tfombone trace Straight trace图2:带有2片SDRAM的ADDR/CMD/CNTRL 拓扑结构图3:带有4片SDRAM的ADDR/CMD/CNTRL 拓扑结构Tfombone trace Straight trace4. 时延的匹配在做到时延的匹配时，往往会在布线时采用 trombone方式走线，另外，在布线 时难免会有切换板层的时候，此时就会添加一些过孔。

不幸的是，但所有这些弯 曲的走线和带过孔的走线，将它们拉直变为等长度理想走线时，此时它们的时延 是不等的，如图4所示显然，上面讲到的trombone方式在时延方面同直走线的不对等是很好理解的， 而带过孔的走线就更加明显了在中心线长度对等的情况下， trombone走线的时延比直走线的实际延时是要来的小的， 而对于带有过孔的走线，时延是要来的 大的这种时延的产生，这里有两种方法去解决它一种方法是，只需要在 EDA工具里进行精确的时延匹配计算，然后控制走线的长度就可以了 而另一种方 法是在可接受的范围内，减少不匹配度Tfombone trace Straight traceStraight traceVia cross sectional view图4: Trombone和Vias的实例REF^RITEETfombone trace Straight trace图5:针对trombone的仿真电路和仿真波形对于trombone线，时延的不对等可以通过增大 L3的长度而降低，因为并行线 间会存在耦合，其详细的结果，可以通过 SigXP仿真清楚的看出，如图 5，L3（图中的S）长度的不同，其结果会有不同的时延，尽可能的加长 S的长度，则 可以更好的降低时延的不对等。

对于微带线来说， L3大于7倍的走线到地的距 离是必须的trombone线的时延是受到其并行走线之间的耦合而影响，一种在不需要提高其 间距的情况下，并且能降低耦合的程度的方法是采用 saw tooth线显然，sawtooth线比trombone线具有更好的效果，但是，它需要更多的空间由于各种 可能造成时延不同的原因，所以，在实际的设计时，要借助于 CAD工具进行严格的计算，从而控制走线的时延匹配考虑到在图2中6层板上的过孔的因素，当一个地过孔靠近信号过孔放置时，则在时延方面的影响是必须要考虑的 先举个例子，在TOP层的微带线长度是150 mils，BOTTOM层的微带线也是150 mils，线宽都为4 mils，且过孔的参 数为：barrel diameter=8mils,pad diameter=18mils,anti-pad diameter=26milsTfombone trace Straight trace这里有三种方案进行对比考虑， 一种是，通过过孔互联的这个过孔附近没有任何 地过孔，那么，其返回路径只能通过离此过孔 250 mils 的 PCB 边缘来提供； 第 二种是，一根长达 362 mils 的微带线；第三种是，在一个信号线的四周有四个 地过孔环绕着。

图 6 显示了带有 60 Ohm 的常规线的 S-Parameters ，从图中可 以看出，带有四个地过孔环绕的信号过孔的 S-Parameters 就像一根连续的微带 线，从而提高了 S21 特性由此可知， 在信号过孔附近缺少返回路径的情况下， 则此信号过孔会大大增高其阻抗 当今的高速系统里， 在时延方面显得尤为重要 现做一个测试电路，类似于图 5，驱动源是一个线性的 60 Ohms 阻抗输出的梯 形信号，信号的上升沿和下降沿均为100 ps，幅值为1V此信号源按照图6的 三种方式，且其端接一 60 Ohms 的负载，其激励为一 800 MHz 的周期信号 在 0.5V 这一点，我们观察从信号源到接收端之间的时间延迟，显示出来它们之 间的时延差异 其结果如图 7 所示，在图中只显示了信号的上升沿， 从这图中可 以很明显的看出，带有四个地过孔环绕的过孔时延同直线相比只有 3 ps，而在没有地过孔环绕的情况下，其时延是 8 ps由此可知，在信号过孔的周围增加 地过孔的密度是有帮助的然而，在 4 层板的 PCB 里，这个就显得不是完全的 可行性，由于其信号线是靠近电源平面的， 这就使得信号的返回路径是由它们之 间的耦合程度来决定的。

所以，在 4 层的 PCB 设计时，为符合电源完整性( po wer integrity )要求，对其耦合程度的控制是相当重要的对于DDR2和DDR3，时钟信号是以差分的形式传输的，而在 DDR2里，DQS 信号是以单端或差分方式通讯取决于其工作的速率， 当以高度速率工作时则采用 差分的方式显然，在同样的长度下，差分线的切换时延是小于单端线的根据 时序。