VIVADO下ILA使用指南设计.doc

VIVADO下ILA使用指南ILA是VIVADO 下的一个DEBUG- IP，类似于片上逻辑分析仪，通过在 RTL设计中嵌入ILA核，可以抓取信号的实时波形，帮助我们定位问题本文档以一个简单的 COUNTER设计为例，对VIVADO （2014.1 ）下ILA核的使用进行说明第一部分 RTL设计module cou nter(in put clk, output [3:0] q );wire clk;//想抓取cnt信号进行观察(* keep = "TRUE" *)reg [3:0] cnt = 4'd0;assig n q = cnt;always(posedge clk) begincnt <= cnt + 4'd1; enden dmodule第二部分加入LIA核 在vivado 工程中，打开IP Catalog 选项，找到ILA核N ame十A Lit runoti 舟 Induslfi al3 产 AKI Infrastruc+i-Lre由 i- BaselF- r Fl尸m尸戸十qP L Cowiiiunication & Netwciking申「 Debug & VeElXlcaTlcnW tL? Dubuj?ft IBERT 7 Series GTHp JTAG to AXI Wasterfl1 VTO ^Virtual Tnpxit/Giitriit P Digital Signal Froccssing 由 Embedded ProcesEing 也 l^PGA tiir^s arid Design 申屋 Hath Functions 丙 ” Memories & Storage Elenems 申 i. St andard Bus Znteriac^s P Video 发 Imas^ Processing进入ILA核的配置界面（2页）第一页I L A (Ini nt ILdibILo1 A n« 1 if z ex J 4.4L 0>Mjl £3c E-Ldaa a-T： 1: * *t £ c-n b r I !P L.oc: > -t 4. on !uw£ -t cJ-i, ~fca *ul -t ■C - rigpori ■.n^t 科 *n.™ Ill ■_ 1| ~Tg 亡<>打昨■yhsr甘 cfajji 忌』prE>e par<£ ub* Ht】 匸心“《1<«Gcnn«--r «.l OpT l->niD …3 |H-nnl 1 cr Twtf<• »11V* r1 AV TDTLMbe? r^i.I JL d.vna.n.-c. i=-J T~u 1F? r? j.i jrim r ol 「GnT ? * c>t 「tzr 7 ] ?■厂*■•T" I™』ITi_-iTi 15*17 o C C"c-ii p-air a t ->t-s ] E ■«■UM£ ~|在“ component Name可以修改例化名,在“ Number of Prober "可以修改想抓取信号的分组个数，在本例中仅观察1 组信号 ent，在“ sample Data Depth可以修改抓取信号的深度,本例选择默认值1024。

其他选项保持默认值第二页厂 Glot <313 por 1 sjJUu*ipoE"w±ii: Eifl a» w | Jl 1 ■ !■To ran盘guff merr than Ct* protw peris- u-w Vn-^ack? Td ■Co-n.wfeG a 1 Zip 11 _»ris Fi o>tit_F,c]r 1 s CD_ - O >Fr ^tk-£F&r tFr sj-be < 5. dt ti [1- .. 4D96J■ ldk*E>eir QT C c»p>-£l>c JLnc. l^tzer > (4. O>D叮匸la电Ji；* nT Loji h」IF1 Lccct L«n i iwi t ch Def aul t b在“ Probe Width "选择各分组信号的位宽，我们需要观察的 cnt信号为4bit，这里选择4点击0K，到此为止，ILA的配置完成第三部分 在RTL中嵌入ILA核在vivado工程的sources窗口找到刚生成的ILA核的例化代码\=1 -kz- IF 1 'l-l 11 : 11 I .Qi". I t jnt 1 a t L on a t c宙 b . Synthesis -： > if SI Mulat Ion -1 .■• Ctiange Loe 丄f 4 i 丄隹一 0. dcp1 •吧 i 1 a_0_f unceIn. v；-■>? i 1 a_O_f uncslu. vtidl11 a_ 0_ s t ubx v ?■'" 11 a_O_i；T Lib. vhdlHiexarctiv IF Soixrceo Litra-ri es Ccupile OTdexi * S vLat-ce±±: v' Tvejj】a t us将其复制到RTL设计中，并连接好信号module cou nter (in put elk, output [3:0] q );wire clk;//想抓取cnt信号进行观察(* keep = "TRUE" *)reg [3:0] cnt = 4'd0;assig n q = cnt;always(posedge clk)begincnt <= cnt + 4'd1;endila_0 u」la(--.clk (clk),.probe0 (cnt));en dmodule的信号ps : ILA的clk需要连接到需要观察信号的相应时钟域，在一个 RTL中可以嵌入多个ILA，方便观察不同时钟域 第四部分使用vivado抓取信号波形1）修改完 RTL后，点击 Gen erate Bitstream 生成bit文件2）开发板上电，接上 JTAG下载器，然后打开open TargetProgrsun and Debug© Bitstream SettingsGenerate Bitstream-* d* Open Hardware ManagerOpen TargeT^?PrigTaiL Devi ceAdd Configuration Me打开 Open New Target..点击NextX- Open fiey Hax7dwarc Tjfg-谡rurp SerTtr Sc-1--4-£nc^Sei eat 丄 oc al ox r cm ate iiax dw ax c e ex vex-, thun 匸■ 口上辽丄 jjjxu tJie t najie andsettings・ Ute Local scjtvex if the t arset i s at tachcl to the local nactilnc:C c*nn set 19 ； | 1 ( " w「『 TTi1 - 1 m - ■ r i L p 1 ■-Click Next to latunch and/or connect to the vcsc_#erv«r (p*rt 60001> and hw^icrver (port 3121) appl i c at 1 ons on tlie 1x2 wtachtinc^V Rnulk [].Finish | Canuul. |点击Next点击Next点击Finish■Th^r& wasdesign pragraruned into the O VIC rer#* FL"・L*|it V 弓・ 9K •£I®■•冃九 1 »R W I . I tip *11 + I打开window菜单栏，选择Debug Probes 选项，界面会多出一个 Debug Probes 窗口Cj-si?L± Ih33 ipti . Ru-iml I it 1 kt*i ICi^s-Jaj : J : : traMir-ttidJir I niiHri . ■> r] ft.i-4 1 Ji ' C ■! ■ 」 B1 1' ■ > 1谢 A SflT iebi4; Ll Hal £fl z “i 囲 hLid」--:L叫 u£ :骨m [刊飞：下载完成，vivado界面发生变化二垃“L ：.'□ LZufl ftvlr*rrra"l m. Srilan■:T耳liaiffl < rrwii 3^ 評・ Arid _7Af£TxnBdon I"FTrt* rti* i4si h1r昨UM： M3Nm^： r n «ntt^ - □ tr *A Tell Ccra-k h Bo-lil C/1 Lf。