内部存储器-计算机组成原理.ppt

第三章　内部存储器　存储器概述　SRAM存储器3.3    DRAM存储器3.4    只读存储器和闪速存储器　并行存储器3.6    cache存储器概述注意几个概念：　　存储位元、存储单元、存储器半导体存储器：用半导体器件组成的存储器磁表面存储器：用磁性材料做成的存储器★ 按存储介质分按存储介质分 ★ ★ 按存储方式分按存储方式分 随随机机存存储储器器：：任任何何存存储储单单元元的的内内容容都都能能被被随随机机存存取取，，且存取时间和存储单元的物理位置无关且存取时间和存储单元的物理位置无关顺序存储器顺序存储器：只能按某种顺序来存取，存取时间和存：只能按某种顺序来存取，存取时间和存储单元的物理位置有关储单元的物理位置有关★ 按存储器的读写功能分按存储器的读写功能分：：ROM，RAM★ 按信息的可保存性分：按信息的可保存性分：非永久记忆，永久记忆★ 按在计算机系统中的作用分：按在计算机系统中的作用分：主存、辅存、高速缓存、控制存储器3.1.2 存储器的分级结构v寄存器™微处理器内部的存储单元v高速缓存（Cache）™完全用硬件实现主存储器的速度提高v主存储器™存放当前运行程序和数据，采用半导体存储器构成v辅助存储器™磁盘或光盘形式存放可读可写或只读内容™磁记录或光记录方式™以外设方式连接和访问示意图示意图虚拟存储器虚拟存储器3.1.3 主存储器的技术指标v存储容量™主存存储容量：以字节B（Byte）为基本单位™半导体存储器芯片：以位b （Bit）为基本单位™存储容量以210＝1024规律表达KB，MB，GB和TB™厂商常以103＝1000规律表达KB，MB，GB和TBv存取时间（访问时间）™发出读/写命令到数据传输操作完成所经历的时间v存取周期™两次存储器访问所允许的最小时间间隔™存取周期大于等于存取时间v存储器带宽（数据传输速率）™单位时间里存储器所存取的信息量 CPU对存储器进行读/写操作，首先由地址总线给出地址信号，然后要对存储器发出读操作或写操作的控制信号，最后在数据总线上进行信息交流。

所以，存储器与CPU之间，要完成: ① 地址线的连接； ② 数据线的连接； ③ 控制线的连接  　　补充：存储器与CPU连接 v存储器的技术指标：　存储容量、存取时间、存储周期、存储带宽　存储周期＝存取时间＋延迟时间☼小常识：内存：开机－del－CMOS－CasLatency Time(简写为ＣＬ，通称延迟时间)，其后有值2,2.5,33.2 随机读写存储器vSRAM（静态RAM：Static RAM）™以触发器为基本存储单元™不需要额外的刷新电路™速度快，但集成度低，功耗和价格较高vDRAM（动态RAM：Dynamic RAM）™以单个MOS管为基本存储单元™要不断进行刷新（Refresh）操作™集成度高、价格低、功耗小，但速度较SRAM慢基本的静态存储元阵列　DRAM存储器v存储位元：SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态而DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路，如图所示 DRAM芯片的逻辑结构v刷新周期™从上次对整个存储器刷新结束时刻，到本次对整个存储器完成全部刷新一遍为止的时间间隔™一般为2ms，4ms或8msv刷新方式™集中式™分散式™异步式刷新方式存储器容量的扩充v扩充原因：　　　存储器芯片的容量是有限的,为了满足实际存储器的容量要求，需要对存储器进行扩展。

v扩展方法　位扩展法　字扩展法（字存储容量扩展） 字位同时扩展法[例2] 利用1M×4位的SRAM芯片，设计一个存储容量为1M×8位的SRAM存储器 　位扩展法[例3] 用1M×8位的DRAM芯片设计2M×8位的DRAM存储器 　字扩展法公式:             设计要求的存储器容量                   d=　已知芯片存储容量思考题：试用8K×8位的SRAM芯片组成32K×32位的半导体存储器，问：1、共需这样的SRAM芯片几片？2、试画出其组成框图 存储器模块条 动态动态 RAM 和静态和静态 RAM 的比较的比较DRAMSRAM存储原理存储原理集成度集成度芯片引脚芯片引脚功耗功耗价格价格速度速度刷新刷新电容电容触发器触发器高高低低少少多多小小大大低低高高慢慢快快有有无无主存主存缓存缓存3.4 只读存储器和闪速存储器v只读存储器™特点：ROM只能读，不能写永久性的存储器™分类：掩模ROM和可编程ROM掩模ROMv利用掩模工艺制作可编程ROMv分类　一次性编程ROM　可多次编程ROM（EPROM和E2PROM）    EPROM存储元E2PROM存储元通用编程器FLASH存储器v定义：　　也叫闪速存储器，它是一种高密度非易失性的读、写存储器。

v应用：　　Ｕ盘、掌上电脑、数字相机… …FLASH存储元3.5 并行存储器v引入目的：为解决速度差异v分类：　空间并行：双端口存储器　时间并行：多体交叉存储器双端口存储器　同一个存储器具有两组相互独立的读写控制　同一个存储器具有两组相互独立的读写控制线路线路, ,提供了两个相互独立的端口，都可以对提供了两个相互独立的端口，都可以对存储器中任何位置上的数据进行独立的存取存储器中任何位置上的数据进行独立的存取操作操作v冲突：同时对同一存储单元操作v解决方法：加锁　BUSYv判断方法：　１.CE判断　 2.地址有效判断多模块交叉存储器v模块：由若干个存储器构成v存储器地址：要识别模块和模块内的存储单元v分类：顺序和交叉优点：一个模块有故障，其他模块照常工作缺点：串行工作，带宽不高[例5] 设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织存储周期T=200ns，数据总线宽度为64位，总线传送周期=50ns若连续读出4个字，问顺序存储器和交叉存储器的带宽各是多少? 二模块交叉存储器举例3.6 cache存储器主要目的：提高存储器速度主要目的：提高存储器速度为追求高速，包括管理在内的全部功能由硬件实现为追求高速，包括管理在内的全部功能由硬件实现(由由SRAM构成）构成）cache的基本原理vCPU与与cache之间的之间的数据交换以字数据交换以字(字节字节)为单位为单位vCache与主存间的数与主存间的数据传送以数据块为单据传送以数据块为单位位v一个块一个块(Block)由若干由若干字组成字组成l高速命中高速命中(Hit)(Hit)：微处理器读取主存的内容已包含：微处理器读取主存的内容已包含在在CacheCache中，可以直接读取中，可以直接读取CacheCache，不用访问主存，不用访问主存l高高速速失失效效(Miss)(Miss)、、缺缺失失、、未未命命中中：：微微处处理理器器读读取取主主存存的的内内容容不不在在CacheCache中中，，需需要要访访问问主主存存读取一个数据块读取一个数据块从从CPU接收地址接收地址RAY（命中（命中hit））N（失效（失效miss））开始开始Cache中含中含RA？？从从Cache读读RA的字送的字送CPU从主存读含从主存读含RA的块的块向向CPU传送传送RA的字的字向向Cache传送含传送含RA的主存块的主存块结束结束v1、、Cache以块为单位进行操作以块为单位进行操作v2、当、当CPU发出访内存操作请求后，首先由发出访内存操作请求后，首先由Cache控制器判控制器判断当前请求的字是否在断当前请求的字是否在Cache中，若在，叫命中，否则，不命中，若在，叫命中，否则，不命中中v3、、 若命中：若命中：™若是若是“读读”请求，则直接对请求，则直接对Cache读，与主存无关读，与主存无关™若是若是“写写”请求：请求：vCache单元与主存单元同时写（全写法）单元与主存单元同时写（全写法）v只更新只更新Cache单元并加标记，移出时修改主存（写回单元并加标记，移出时修改主存（写回法）法）v只第一次写时，写入主存，其他次同写回法（写一次只第一次写时，写入主存，其他次同写回法（写一次法）法）v4、未命中时：、未命中时：™若是若是“读读”请求，则从主存读出所需字送请求，则从主存读出所需字送CPU，且把含，且把含该字的一块送该字的一块送Cache，称，称“装入通过装入通过”，若，若Cache已满，已满，置换算法；置换算法；™若是若是“写写”请求，直接写入主存。

是否要写入缓存，请求，直接写入主存是否要写入缓存，又分为又分为WTWAT WTNWA)Cache的命中率v命中率（命中率（Hit RateHit Rate））：高速命中的概率：高速命中的概率h=NcNc +Nmcache/主存系统的主存系统的平均访问时间平均访问时间ta：：ta=htc+(1-h)tmtc＝命中时的＝命中时的cache访问时间访问时间tm＝未命中时的主存访问时间＝未命中时的主存访问时间h＝命中率＝命中率Nc＝＝cache完成存取的总次数完成存取的总次数Nm＝主存完成存取的总次数＝主存完成存取的总次数设设r=tm/tc表示主存慢于表示主存慢于cache的倍率的倍率tce=ta=tchtc+ (1-h)tm1h+ (1-h)r==1r+ (1-r)hCache的访问效率e【例【例5】】CPU执行一段程序时，执行一段程序时，cache完成存取的次数完成存取的次数为为1900次，主存完成存取的次数为次，主存完成存取的次数为100次，次，已知已知cache存取周期为存取周期为50ns，主存存取周期，主存存取周期为为250ns，求，求cache/主存系统的效率和平均主存系统的效率和平均访问时间。

访问时间解】【解】 h=Nc/(Nc+Nm r=tm/tc=250ns/50ns=5 e=1/(r+(1-r)h)=1/(5+(1-5)×0.95)=83.3% ta=tc/e=50ns/0.833=60ns 或者，或者，ta=h·tc+(1-h)·tm=60ns主存与cache的地址映射vCache通过地址映射(mapping)的方法确定主存块与Cache行之间的对应关系，确定一个主存块应该存放到哪个Cache行中v全相联映射(fully associative mapping)可以将一个主存块存储到任意一个Cache行v直接映射(direct mapping)将一个主存块存储到唯一的一个Cache行v组相联映射(set associative mapping)可以将一个主存块存储到唯一的一个Cache组中任意一个行v优点：命中率较高，Cache的存储空间利用率高v缺点：线路复杂，成本高，速度低全相联映射v优点：硬件简单，容易实现v缺点：命中率低， Cache的存储空间利用率低直接映射v组间采用直接映射，组内为全相联v硬件较简单，速度较快，命中率较高组相联映射vCache的地址映象中，若主存中的任一块均可映射到Cache内的任一块的位置上，称作 。

    A．直接映象；    B．全相联映象；    C．组相联映象  Bv在程序的执行过程中，Cache与主存的地址映射是由______    A．操作系统来管理的；    B．程序员调度的；    C．由硬件自动完成的；    D．用户软件完成 CvCache的地址映象中 比较多的采用“按内容寻址”的相联存储器来实现    A．直接映象；    B．全相联映象；    C．组相联映象；    D．以上都有 B   如果Cache的容量为128块，在直接映象下，主存中第i块映象到缓存第                 块                        i mod 128替换策略v替换问题™新主存块要进入Cache，决定替换哪个原主存块™直接映射，只能替换唯一的一个Cache行™全相联和组相联，需要选择替换策略（算法）1. 最不常用(LFU: least-frequently used)替换使用次数最少的块2. 最近最少使用法(LRU: least-recently used)本指替换近期最少使用的块，实际实现的是替换最久没有被使用的块3. 随机法(random)随意选择被替换的块，不依赖以前的使用情况写入策略v写入Cache有些问题：™确认命中，才可以对Cache块写入™写入后可能导致与主存内容不一致v写入策略解决主存内容的更新问题，保持正确v直写法(write through)＝全写法写入Cache的同时也写入主存（下一级存储器）v回写法(write back)＝写回法只写入Cache，在被替换时才写回主存v写一次法（write only one)直写和回写的比较v直（全）写策略™优点：简单可靠™缺点：总线操作频繁、影响工作速度™解决方法：在Cache与主存间设置一级/多级缓冲器，形成实用的“缓冲直写”方式，提高速度v回写策略™优点：可以减少写入主存次数、提高速度™缺点：硬件结构比较复杂™实现方法：为了表明Cache是否被修改，需要设置一个更新位（update，污染位dirty bit）。

替换时只需将被修改的Cache块内容写入主存写未命中的处理方法v写访问并不需要Cache块中所有数据写未命中时，写入的数据是否还要将其读回Cache呢？v写分配法( write allocate，WTWA )先把数据所在的块调入Cache，然后再进行写入类似读失效的方式，也称fetch on writev不写分配法( no-write allocate，WTNWA )直接把数据写入下一级存储器，不将相应的块调入Cache，也称write around 本章小结v存储器两大功能是存储（Write）和取出（Read）对存储器的三项基本要求是：大容量、高速度和低成本v各类存储器具有不同的特点：半导体存储器速度快、成本较高；磁表面存储器容量大、成本低但速度慢，无法与CPU高速处理信息的能力匹配在计算机系统中，通常采用多级存储器体系结构，即高速缓冲存储器Cache、主存储器和外存储器组成的结构v提高存储器速度可以采用许多措施：采用高速器件；采用高速缓冲存储器Cache；采用并行技术等本章需掌握内容v分类v层次v半导体存储器的工作原理v并行存储器vcache存储器v常用的虚拟存储系统由（  ）两级存储器组成，其中辅存是大容量的磁表面存储器。

    A  cache-主存    B  主存-辅存    C  cache-辅存    D  通用寄存器-cachev交叉存储器实质上是一种多模块存储器，它用（  ）方式执行多个独立的读写操作　A  流水    B  资源重复    C  顺序    D  资源共享v某DRAM芯片，其存储容量为512K×8位，该芯片的地址线和数据线的数目是（  ）   A  8，512    B  512，8    C  18，8    D  19，8。