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主板上各种信号说明主板上各种信号说明[color=#4169e1]录[/color][color=#4169e1]一、CPU 接口信号说明(1#)二、VGA 接口信号说明(2#)三、AGP 接口信号说明(2#)四、Memory 接口信号说明(3#)[/color][color=#4169e1]五、HUB 接口信号说明(4#)六、LAN LINK 接口信号说明(4#)[/color][color=#4169e1]七、EEPROM 接口信号说明(4#)八、PCI 接口信号说明(5#)九、Serial ATA 接口信号说明(6#)[/color][color=#4169e1]十、IDE 接口信号说明(6#)十一、LPC 接口信号说明(7#)[/color][color=#4169e1]十二、USB 接口信号说明(7#)十三、SMBus 接口信号说明(7#)[/color][color=#4169e1]十四、AC-Link 接口信号说明(7#)[/color][color=#4169e1]十五、FDC 接口信号说明(8#)[/color][color=#4169e1]十六、Parallel Port 接口信号说明(9#)[/color][color=#4169e1]十七、Serial Port 接口数据说明(9#)[/color]一、CPU 接口信号说明1.A[31:3]# (I/O) Address（地址总线）这组地址信号定义了 CPU 的最大内存寻址空间为 4GB。

在地址周期的第一个子周期中，这些 Pin 传输的是交易的地址，在地址周期的第二个子周期中，这些 Pin 传输的是这个交易的信息类型2.A20M# (I) Adress-20 Mask（地址位 20 屏蔽）此信号由 ICH（南桥）输出至 CPU 的信号它是让 CPU 在Real Mode（真实模式）时仿真 8086 只有 1M Byte（1 兆字节）地址空间，当超过 1 Mbyte 位空间时 A20M＃为 Low，A20 被驱动为 0 而使地址自动折返到第一个 1Mbyte 地址空间上3.ADS# (I/O) Address Strobe（地址选通）当这个信号被宣称时说明在地址信号上的数据是有效的在一个新的交易中，所有 Bus 上的信号都在监控 ADS#是否有效，一但ADS#有效，它们将会作一些相应的动作，如：奇偶检查、协义检查、地址译码等操作4.ADSTB[1:0]# (I/O) Address Strobes这两个信号主要用于锁定 A[31:3]#和 REQ[4:0]#在它们的上升沿和下降沿相应的 ADSTB0#负责 REQ[4:0]#和 A[16:3]#，ADSTB1#负责 A[31:17]#。

5.AP[1:0]# (I/O) Address Parity（地址奇偶校验）这两个信号主要用对地址总线的数据进行奇偶校验6.BCLK[1:0] (I) Bus Clock（总线时钟）这两个 Clock 主要用于供应在 Host Bus 上进行交易所需的Clock7.BNR# (I/O) Block Next Request（下一块请求）这个信号主要用于宣称一个总线的延迟通过任一个总线代理，在这个期间，当前总线的拥有者不能做任何一个新的交易8.BPRI# (I) Bus Priority Request（总线优先权请求）这个信号主要用于对系统总线使用权的仲裁，它必须被连接到系统总线的适当 Pin 当 BPRI#有效时，所有其它的设备都要停止发出新的请求，除非这个请求正在被锁定总线所有者要始终保持 BPRI#为有效，直到所有的请求都完成才释放总线的控制权9.BSEL[1:0] (I/O) Bus Select（总线选择）这两组信号主要用于选择 CPU 所需的频率，下表定义了所选的频率：10.D[63:0]# (I/O) Data（数据总线）这些信号线是数据总线主要负责传输数据。

它们提供了CPU 与 NB（北桥）之间 64 Bit 的通道只有当 DRDY#为 Low 时，总的数据才为有效，否则视为无效数据11.DBI[3:0]# (I/O) Data Bus Inversion（数据总线倒置）这些信号主要用于指示数据总线的极性，当数据总的数据反向时，这些信号应为 Low这四个信号每个各负责 16 个数据总线，见下表：12.DBSY# (I/O) Data Bus Busy（数据总线忙）当总线拥有者在使用总线时，会驱动 DBSY#为 Low 表示总线在忙当 DBSY#为 High 时，数据总线被释放13.DP[3:0]# (I/O) Data Parity（数据奇偶校验）这四个信号主要用于对数据总的数据进行奇偶校验14.DRDY# (I/O) Data Ready（数据准备）当 DRDY#为 Low 时，指示当前数据总的数据是有效的，若为 High 时，则总的数据为无效15.DSTBN[3:0]# (I/O) Data StrobeData strobe used to latch in D[63:0]# :16.DSTBP[3:0]# (I/O) Data StrobeData strobe used to latch inn D[63:0]# :17.FERR# (O) Floating Point Error（浮点错误）这个信号为一 CPU 输出至 ICH（南桥）的信号。

当 CPU 内部浮点运算器发生一个不可遮蔽的浮点运算错误时，FERR#被 CPU 驱动为 Low18.GTLREF (I) GTL Reference（GTL 参考电压）这个信号用于设定 GTLn Bus 的参考电压，这个信号一般被设为 Vcc 电压的三分之二19.IGNNE# (I) Ignore Numeric Error（忽略数值错误）这个信号为一 ICH 输出至 CPU 的信号当 CPU 出现浮点运算错误时需要此信号响应 CPUIGNNE#为 Low 时，CPU 会忽略任何已发生但尚未处理的不可遮蔽的浮点运算错误但若 IGNNE#为 High时，又有错误存在时，若下一个浮点指令是 FINIT、FCLEX、FSAVE等浮点指令中之一时，CPU 会继续执行这个浮点指令但若指令不是上述指令时 CPU 会停止执行而等待外部中断来处理这个错误20.INIT# (I) Initialization（初始化）这个信号为一由 ICH 输出至 CPU 的信号，与 Reset 功能上非常类似，但与 Reset 不同的是 CPU 内部 L1 Cache 和浮点运算操作状态并没被无效化。

但 TLB（地址转换参考缓存器）与 BTB（分歧地址缓存器）内数据则被无效化了INIT＃另一点与 Reset 不同的是CPU 必须等到在指令与指令之间的空档才会被确认，而使 CPU 进入启始状态21.INTR (I) Processor Interrupt（可遮蔽式中断）这个信号为一由 ICH 输出对 CPU 提出中断要求的信号，外围设备需要处理数据时，对中断控制器提出中断要求，当 CPU 侦测到 INTR 为 High 时，CPU 先完成正在执行的总线周期，然后才开始处理 INTR 中断要求22.PROCHOT# (I/O) Processor Hot（CPU 过温指示）当 CPU 的温度传感器侦测到 CPU 的温度超过它设定的最高度温度时，这个信号将会变 Low，相应的 CPU 的温度控制电路就会动作23.PWRGOOD (I) Power Good（电源 OK）这个信号通常由 ICH（南桥）发给 CPU，来告诉 CPU 电源已OK，若这个信号没有供到 CPU，CPU 将不能动作24.REQ[4:0]# (I/O) Command Request（命令请求）这些信号由 CPU 接到 NB（北桥） ，当总线拥有者开始一个新的交易时，由它来定义交易的命令。

25.RESET# (I) Reset（重置信号）当 Reset 为 High 时 CPU 内部被重置到一个已知的状态并且开始从地址 0FFFFFFF0H 读取重置后的第一个指令CPU 内部的TLB（地址转换参考缓存器） 、BTB（分歧地址缓存器）以及 SDC（区段地址转换高速缓存）当重置发生时内部数据全部都变成无效26.RS[2:0]# (I) Response Status（响应状态）这些信号由响应方来驱动，具体含义请看下表：27.STKOCC# (O) Socket Occupied（CPU 插入）这个信号一般由 CPU 拉到地，在主机板上的作用主要是来告诉主机板 CPU 是不是第一次插入若是第一次插入它会让你进CMOS 对 CPU 进行重新设定28.SMI＃ (I) System Management Interrupt（系统管理中断）此信号为一由 ICH 输出至 CPU 的信号，当 CPU 侦测到 SMI#为 Low 时，即进入 SMM 模式（系统管理模式）并到 SMRAM（System Management RAM）中读取 SMI＃处理程序，当 CPU 在 SMM 模式时NMI、INTR 及 SMI#中断信号都被遮蔽掉，必需等到 CPU 执行RSM（Resume）指令后 SMI#、NMI 及 INTR 中断信号才会被 CPU 认可。

30.STPCLK# (I) Stop Clock（停止时钟）当 CPU 进入省电模式时，ICH（南桥）将发出这个信号给CPU，让它把它的 Clock 停止31.TRDY# (I/O) Target Ready（目标准备）当 TRDY#为 Low 时，表示目标已经准备好，可以接收数据当为 High 时，Target 没有准备好32.VID[4:0] (O) Voltage ID（电压识别）这些讯号主要用于设定 CPU 的工作电压，在主机板中这些信号必须被提升到最高 3V四、Memory 接口信号说明1.SCMDCLK[5:0] (O) Differential DDR Clock(时钟输出）SCMDCLK 与 SCMDCLK#是差分时钟输出对，地址和控制信号都在这个两个 Clock 正负边沿的交叉点采样每个 DIMM 共有三对2.SCMDCLK[5:0]# (O) Differential DDR Clock(时钟输出）这个 Clock 信号的意义同上3.SCS[3:0]# (O) Chip Select（芯片选择）当这些信号有效时，表示一个 Chip 已被选择了，每个信号对应于 SDRAM 的一行。

4.SMA[12:0] (O) Memory Address（内存地址）这些信号主要用于提供多元的行列地址给内存5.SBA[1:0] (O) Bank Address（Bank 选择）这个些信号定义了在每个内存行中哪个 Bank 被选择Bank选择信号和内存地址信号联合使用可寻址到内存的任何单元6.SRAS# (O) Row Address（行地址）行地址，它和 SCAS#、SWE#一起使用，用来定义内存的命令7.SCAS# (O) Column Address（列地址）列地址，它和 SRAS#、SWE#一起使用，用来定义内存的命令8.SWE# (O) Write Enable（写允许）写允许信号，它与 SRAS#、SCAS#一起使用，用来定义内存的命令9.SDQ[63:0] (I/O) Data Lines（数据线）这些信号线用于传输数据10.SDM[7:0] (O) Data Mask（数据屏蔽）当在写周期有效时，在内存中传输的数据被屏蔽在这八个信号中每个信号负责八根数据线11.SDQS[7:0] (I/O) Data Strobe（数据选通）这些信号主。