allegro166约束规则设置详解-scc.pdf

Allegro16.6 约束规则设置详解 前言：本文主要讲解 Allegro16.6 约束管理器的使用，从基本 约束规则到高级约束规则的设置 目录： 一、基本约束规则设置 1、线间距设置 2、线宽设置 3、设置过孔 4、区域约束规则设置 5、设置阻抗 6、设置走线的长度范围 7、设置等长 7.1、不过电阻的 NET 等长 7.2、过电阻的 XNET 等长 7.3、T 型等长 8、设置通用属性 9、差分规则设置 9.1、创建差分对 9.2、设置差分约束 10、Pin Delay 群：群：186439171 二、高级约束规则设置 11、单个网络长度约束 12、a+b 类长度约束 13、a+b-c 类长度约束 14、a+b-c 在最大和最小传播延迟中的应用 群：群：186439171 1、线间距设置 （1） 、设置默认间距规则 点击 CM 图标，如下图所示，打开约束管理器 单击 Spacing，再点击 All Layers，如下图所示右边有一个 DEFAULT 就是默认规则，我们可以修改其值 群：群：186439171 按住 Shift 键， 点击第一个和最后一个即可选中所示， 然后输 入一个值，这样就都修改了，如下图所示 （2） 、定义特殊的间距约束 点选 Default 按鼠标右键，执行 Create-Spacing CSet 群：群：186439171 加入新规则。

取一个有意义点的名字， 如下图所示， 单击 OK 其值是从默认规则拷贝的，先修改其值 按住 Shift 键选中所有，输入 12，回车 然后为所需要设置的网络分配规则 单击左边的 Net-All Layers，在右边工作簿中，为 GND 网络设 置 12MIL_SPACE 规则，在 Referenced Spacing CSet 下选中 12MIL_SPACE，如下图所示 群：群：186439171 （3） 、设置 Class-Class 规则 若针对不同的信号群组有不同的间距规则，则需要设置 Class-Class 选到 Net Class-Class 后，在右边 CLOCK(2)上右键选择 Ctreat- Class-Class.，如下图所示 群：群：186439171 选择 2 个不同的 Net Classes，如下图所示，单击 OK 如下图所示在右边的 Referenced Spacing CSet 栏可以修改 群：群：186439171 其值 执行 Analyze-Analysis Modes.，如下图所示 可以看到 Spacing Mode 的检查模式 群：群：186439171 2、线宽设置 （1） 、设置默认约束 点选 Physical Constraint Set 即可出现 Default 的 Physical 相关 设定值，如 Line Width、Neck width等 （2） 、设置特殊物理规则 点选 Default 按鼠标右键，执行 Create Physical CSet 加入新规 则 修改其值，如下图所示 群：群：186439171 然后在分配网络，左边点击 Net-All Layers，右边为所需设置 的网络分配规则，如下图所示 群：群：186439171 3、设置过孔 物理规则设置里面有一栏是 Vias，点击即可设置，如下图所 示 点击默认规则的 Vias，如下图所示 Remove 可以移除过孔。

在左边的过孔列表中双击即可添加 群：群：186439171 过孔 同理，可设置其他物理规则的过孔，如下图所示 群：群：186439171 4、区域约束规则设置 在物理规则下，左边点击 Region，在右边 cds_2 右键并选择 Create-Region.，如下图所示 输入其约束值 群：群：186439171 然后执行 Shape Polygon/Rectangular/Circular 设定范围，一 般 BGA 比较常用 类选择为 Constraint Region，子类为 All Assign to Region 分配的区域设置为刚才创建的 RGN1. 群：群：186439171 5、设置阻抗 （1） 、通过 Edit Property 方式设置 语法说明： IMPEDANCE_RULE＝A：B：C：D A：起点 PIN B：终点 PIN C：阻抗的数值大小 D：阻抗的误差大小 例如： (1)．IMPEDANCE_RULE＝ALL：ALL：50ohm：10ohm 设定走线的阻抗是 50ohm，误差值是正负 10ohm (2)．IMPEDANCE_RULE＝U1.1：R1.1：50ohm：20％ 设定走线在 U1.1 到 R1.1 之间的阻抗是 50ohm，误差是正负 20% 执行 Edit/Properties，点击一个网络，假设点击 D0 网络 群：群：186439171 在过滤器里面输入 im*，点击 Apply 输入数值 all：all：60:5， 单击 Apply，如下图所示 单击 OK，结束命令。

然后打开检查模式，在 Setup-Constraints-Modes. 如下图所示 群：群：186439171 在弹出的窗口中，将电气模式下的阻抗检查打开，如下图所 示 群：群：186439171 违反规则，就会出现一个 DRC，如下图所示 （2） 、在约束管理器中设置 在约束管理器中，点选 Impedance，如下图所示 在 cds_2 上，右键 Create-Electrical CSet，如下图所示 群：群：186439171 输入名称 60ohm 单击 OK，回到工作簿，设置其值，如下图所示 然后为所需要设置的网络分配规则，如下图所示 群：群：186439171 然后再打开检查模式，如下图所示 群：群：186439171 6、设置走线的长度范围 语法说明：PROPAGATION_DELAY＝A：B：C：D A：起点 PIN B：终点 PIN 如果是整条 NET 只有 2 个 PIN 时，在 A 处写入 L，在 B 处写 入 S C：最小线长 D：最大线长 例如： PROPAGATION_DELAY＝U1.4：U2.8：1000mil：1500mil 设定 U1.4 到 U2.8 的走线长度为 1000MIL 到 1500MIL 之间 PROPAGATION_DELAY＝L：S：1000mil：1500mil 设定整条 NET 的走线长度为 1000MIL 到 1500MIL 之间 （1） 、通过 Edit Property 设置 执 行 Edit /Porperties 命 令 ， 单 击 一 个 网 络 ， 选 择 PROGATION_DELAY 并输入其数值，如下图所示。

群：群：186439171 然后再开启检查模式，Setup-Constraints-Modes. （2） 、在约束管理器中设置 在 Electrical Constraint Set 点选 Min/Max Propagation Delays 群：群：186439171 在 cds_2 上右键选择 Create-Electrical CSet 设定其值 为网络分配约束，如下图所示 群：群：186439171 再打开检查模式，Analyze-Analysis Modes. 将电气规则下的，Propagation delay 检查模式打开走线模 式时，即可辅助线束走线状态 （3） 、在原理图中设置 进入Capture中的Property Edit， 选Cadence-Allegro及Flat Net 执行 Edit/Invoke UI 对 PROPAGATION_DELAY 设定其值 群：群：186439171 输出 Netlist 到 Allegro进入 Allegro 后即可看到 Properties 再开启检查模式走线模式时，即可辅助显示走线状态 群：群：186439171 7、设置等长 语法说明：RELATIVE_PROPAGATION_DELAY＝A：B：C：D：E： F A:组名。

不用和 BUS_NAME 名相同，在设定 MATCH_GROUP 时注意这一点 B：是 GLOBAL，在 B 位写入 G 即可 C：起点 PIN D：终点 PIN 如果 NET 只有 2 个 PIN 时，C 处写 L，D 处写 S E：写入要比参照线（Target）长或短的数值 F：长度的误差（也可以用百分比表示） 7.1、不过电阻的 NET 等长 打开约束管理器， 选择一组 NET， 右键创建 MATCH_GROUP， 如下图所示 群：群：186439171 然后设定其值 然后设置一个网络为目标网络，在网络 Delta：Tolerance 栏 群：群：186439171 处右键选择 Set as target，如下图所示 再打开检查模式如下图所示 7.2、过电阻的 XNET 等长 这里关键是设置 XNET假设有一排过电阻的线需要等长 群：群：186439171 首先创建电阻模型单击 Signal Model 图标，如下图所示 点击电阻，如下图所示，单击 RN0603 10 所有这种模型的电阻都高亮了，如下图所示 群：群：186439171 单击 Create Model默认，单击 OK 群：群：186439171 默认单击 OK。

如下图所示 再单击 OK 结束命令 假设我们要将 DR_MD49 到 DR_MD53 网络等长 群：群：186439171 打开约束管理器，选择相对延迟，这里可以看到我们刚才设 置的 XNET 我们在 DR_MD49 网络上右键创建 PIN PAIR 群：群：186439171 选择 2 个端点，如上图所示，单击 OK同理，其他需要设置 等长的网络，也创建 PIN PAIR 然后按住 Ctrl 键选择这些 PIN PAIR，右键创建 MATCH GROUP 如下图所示 设定约束值，及目标网络，方法同不过电阻网络等长设置 7.3、T 型等长 这里为节约时间，直接引用现成的文档，基于 15.7 版本 16.6 设置方法类似 群：群：186439171 T型等长设置， 比如两个DDR之间的等长就属于T型等长， 设置方法如下（以 text_drr 举例） 首先添加 T 型连接点点击 Logic-Net Schedule，单击你要设 置网络的一个 pin 在中间右键 Insert T，加入 T 型连接点，如下图所示 然后去点击第二个 pin，再回到 T 型连接点，然后去点击第 群：群：186439171 三个 pin，右键 done 即可。

创建的 T 型连接点如下图所示 这只是创建了一个网络的 T 型连接点，如果需要创建多个， 可点击进入约束管理器设置 在Net-Routing——Wiring下面， 刚才设置的网络拓扑便会显示成 UserDefined如下图所示 群：群：186439171 选中那个网络，右键创建 Creat-Electrical CSet，如下图 然后将你需要设置 T 型结构的网络选择刚才设置的 ECSet 作 为参考,Verify Schedule 选择 yes 即打开验证，如下图所示 然后打开检查模式，在约束管理器 Analyze-Analysis Modes 弹出的对话框中，将 Stub length/Net 的检查模式选择为 on 如下如所示 群：群：186439171 然后选中你设置的网络右键 Analyze， 看看是否通过， 为绿色 pass 即可，如下图所示 再回到 pcb，打开飞线，看看是否都有了 T 型连接点，如下 图所示 群：群：186439171 然后在回到约束管理器， 将刚才设置的 T 型结构的网络选中， 右键 Creat-Bus。