第四章4讲逻辑电路险象.ppt

组合逻辑电路设计第4章 组合逻辑电路教学内容n组合逻辑电路的竞争n组合逻辑电路的险象2教学要求n掌握竞争产生的原因和险象产生的原因n掌握险象的判断n掌握险象消除的两种方法3教学重点与难点n险象的判断与消除4一 组合逻辑电路的险象n竞争：竞争：由于延迟时间的影响，使得输入信号经过不同路径到达输出端的时间有先有后n竟争的类型：竟争的类型：A.非临界竞争非临界竞争：不产生错误输出的竞争称为非临界竞争B.临界竞争临界竞争：导致错误输出的竞争称为临界竞争n险象：险象：由竞争导至的错误输出信号5引例根据逻辑电路图可写出输出函数表达式为　　即B=C=1时，无论A怎样变化，输出F的值都应保持1不变6引例n当输入信号A从高电平向低电平转换时，出现险象7引例根据逻辑电路图可写出输出函数表达式≥1≥1≥1即B=C=0时，无论A怎样变化，输出F的值都应保持0不变8引例n当输入信号A从低电平向高电平转换时，出现险象≥1≥1≥192 分类n按输出信号是否应该变化可分为静态险象和静态险象和动态险象动态险象A.静态险象静态险象：如果在输入变化而输出不应发生变化的情况下，输出端产生了短暂的错误输出，则称为静态险象。

B.动态险象动态险象：如果在输入变化而输出应该发生变化的情况下，输出在变化过程中产生了短暂的错误输出，则称为动态险象102 分类n按错误输出脉冲信号的极性可分为“0”型险型险象象与“1”型险象型险象A. “0”型险象：型险象：错误输出信号为负脉冲B. “1”型险象：型险象：错误输出信号为正脉冲113 险象的判断方法一：方法一：代数法：代数法：Step1：检查函数表达式中是否存在具备竞争条件的变量，即是否有某个变量X同时以原变量和反变量的形式出现在函数表达式中Step2：若存在具备竞争条件的变量X，则消去函数式 中 的 其 他 变 量 ,看 函 数 表 达 式 是 否 会 变 为 或者 的形式若会，则说明对应的逻辑电路可能产生险象12举例n例1：133 险象的判断n方法二：卡诺图法：n原理：作出函数卡诺图，并画出和函数表达式中各“与”项对应的卡诺圈若卡诺圈之间存在“相切”关系，即两卡诺圈之间存在不被同一卡诺圈包含的相邻最小项，则该电路可能产生险象14举例n例1：15险象的消除险象的消除一、 用增加冗余项的方法消除险象 n原理：增加冗余项的方法是通过在函数表达式中“或”上冗余的“与”项或者“与”上冗余的“或”项，消除可能产生的险象。

n方法：冗余项的选择可以采用代数法或者卡诺图法确定16险象的消除险象的消除n例1： 用增加冗余项的方法消除右图所示电路中可能产生的险象n解答：若在函数表达式中增加冗余项BC，则可达到这一目的加入冗余项BC后的函数表达式为: 17举例n例1：18险象的消除险象的消除n卡诺图方法卡诺图方法: 若卡诺图上某两个卡诺圈“相切”，则用一个多余的卡诺圈将它们之间的相邻最小项圈起来，与多余卡诺圈对应的“与”项即为要加入函数表达式中的冗余项19举例n例1：20险象的消除险象的消除二、二、 增加惯性延时环节增加惯性延时环节n 通常采用RC电路作惯性延时环节，如图所示21险象的消除险象的消除三、三、 选通法选通法n 选通法不必增加任何器件，仅仅是利用选通脉冲的作用，从时间上加以控制，使输出避开险象脉冲2223。