EDA实验指导书.doc

《EDA技术》课程实验指导书上海海事大学信息工程学院实验中心2009－07－08目 录实验一 Quartus II原理图设计1、 在QuartusII中用原理图输入法设计8位全加器2、 在QuartusII中用原理图输入法设计较复杂数字系统实验二 基于VHDL的简单组合与时序电路设计1、 应用QuartusII完成基本组合电路设计2、 应用QuartusII完成基本时序电路的设计3、 设计含异步清0和同步时钟使能的加法计数器实验三 数控分频器的设计实验四 用QuartusII设计正弦信号发生器实验五 序列检测器设计实验六 乐曲硬件演奏电路设计附录：GW48 EDA/SOPC主系统使用说明实验一 Quartus II原理图设计1、在QuartusII中用原理图输入法设计8位全加器(1) 实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程2) 实验原理：一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。

而一个1位全加器可以由半加器来构成3) 实验内容1：按照1-1、1-2图完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库键1、键2、键3(PIO0/1/2)分别接ain、bin、cin；发光管D2、D1(PIO9/8)分别接sum和cout 1-1 半加器原理图1-2 全加器原理图(4) 实验内容2，建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件下载（JTAG模式下载SOF文件）测试建议选择电路模式1（附录图3）；键2、键1输入8位加数；键4、键3输入8位被加数；数码6/5显示加和；D8显示进位cout引脚分配如下：a[7..0]对应的是PIO[15..8],，引脚分别是12、8、7、6、4、3、2、1b[7..0]对应的是PIO[7..0],，引脚分别是240、239、238、237、236、235、234、233cin对应的是PIO49，引脚是173sum[7..0]对应的是PIO[23..16],，引脚分别是20、19、18、17、16、15、14、13。

cout对应的是PIO39，引脚是160结构如图1-31-3 8位加法器原理图(5) 实验内容4：要求全程编译后生成用于配置器件EPCS4编程的压缩POF文件，并使用USB-Blaster，通过AS模式对实验板上的EPCS4进行编程，最后进行验证 (6) 实验报告：详细叙述8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给出加法器的时序分析情况；最后给出硬件测试流程和结果2、在QuartusII中用原理图输入法设计较复杂数字系统(1) 实验目的：熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法完成8位十进制频率机的设计2) 原理说明：利用6.2节介绍的2位计数器模块，连接它们的计数进位，用4个计数模块就能完成一个8位有时钟使能的计数器；对于测频控制器的控制信号，在仿真过程中应该注意它们可能的毛刺现象最后按照6.2节中的设计流程和方法即可完成全部设计3) 实验内容：首先完成2位频率计的设计，然后进行硬件测试，建议选择电路模式2；数码2和1显示输出频率值，待测频率F_IN接clock0；测频控制时钟CLK接clock2，若选择clock2 = 8Hz，门控信号CNT_EN的脉宽恰好为1秒。

然后建立一个新的原理图设计层次，在此基础上将其扩展为8位频率计，仿真测试该频率计待测信号的最高频率，并与硬件实测的结果进行比较4) 实验报告：给出各层次的原理图、工作原理、仿真波形图和分析，详述硬件实验过程和实验结果实验二 基于VHDL的简单组合与时序电路设计1、应用QuartusII完成基本组合电路设计 (1) 实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试2) 实验内容1：首先利用QuartusⅡ完成2选1多路选择器（例2-1）的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图2-2所示的仿真波形最后在实验系统上进行硬件测试，验证本项设计的功能3) 实验内容2：将此多路选择器看成是一个元件mux21a，利用元件例化语句描述图2-1，编辑输入三选一电路(mux31a.vhd)，并将此文件放在同一目录中以下是部分参考程序：... COMPONENT MUX21A PORT ( a，b，s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT ；... u1 : MUX21A PORT MAP(a=>a2，b=>a3，s=>s0，y=>tmp); u2 : MUX21A PORT MAP(a=>a1，b=>tmp，s=>s1，y=>outy); END ARCHITECTURE BHV ;【例2-1】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ;END IF; END PROCESS;END ARCHITECTURE one ;图2-1 双2选1多路选择器图 2-2 mux21a功能时序波形 按照本章给出的步骤对上例分别进行编译、综合、仿真。

并对其仿真波形作出分析说明4) 实验内容3：引脚锁定以及硬件下载（JTAG模式下载SOF文件）测试选择目标器件是EP1C12Q240C8N，选实验电路模式5（附录图7），用键1(PIO0，引脚号为233)控制s0；用键2(PIO1，引脚号为234)控制s1；a3、a2和a1分别接clock5(引脚号为152)、clock0(引脚号为28)和clock2(引脚号为153)；输出信号outy仍接扬声器spker(引脚号为174)通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号注意clock0的跳线总选择开关J6（在主晶振20MHz元件附近）最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调）5) 实验内容4：要求全程编译后生成用于配置器件EPCS4编程的压缩POF文件，并使用USB-Blaster，通过AS模式对实验板上的EPCS4进行编程，最后进行验证6) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告7) 附加内容：根据本实验以上提出的各项实验内容和实验要求，设计1位全加器。

首先用QuartusⅡ完成3.3节给出的全加器的设计，包括仿真和硬件测试实验要求分别仿真测试底层硬件或门和半加器，最后完成顶层文件全加器的设计和测试，给出设计原程序，程序分析报告、仿真波形图及其分析报告8) 实验习题：以1位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性2、应用QuartusII完成基本时序电路的设计(1) 实验目的：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试2) 实验内容1：根据实验4-1的步骤和要求，设计触发器(使用例3-6)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程例3-6】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK,Q1) BEGIN IF CLK'EVENT AND CLK = '1' THEN Q1 <= D ; END IF; END PROCESS ;Q <= Q1 ; --将内部的暂存数据向端口输出（双横线--是注释符号） END bhv;(3) 实验内容2：设计锁存器(使用例3-14)，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。

例3-14】...PROCESS (CLK，D) BEGIN IF CLK = '1' --电平触发型寄存器 THEN Q <= D ; END IF; END PROCESS ;(4) 实验内容3：只用一个1位二进制全加器为基本元件和一些辅助的时序电路，设计一个8位串行二进制全加器，要求： 1、能在8-9个时钟脉冲后完成8位二进制数（加数被加数的输入方式为并行）的加法运算，电路须考虑进位输入Cin和进位输出Cout；2、给出此电路的时序波形，讨论其功能，并就工作速度与并行加法器进行比较；3、在FPGA中进行实测对于GW48 EDA实验系统，建议选择电路模式1（附录图3），键2，键1输入8位加数；键4，键3输入8位被加数；键8作为手动单步时钟输入；键7控制进位输入Cin；键9控制清0；数码6和数码5显示相加和；发光管D1显示溢出进位Cout4、键8作为相加起始控制，同时兼任清0；工作时钟由clock0自动给出，每当键8发出一次开始相加命令，电路即自动相加，结束后停止工作，并显示相加结果就外部端口而言，与纯组合电路8位并行加法器相比，此串行加法器仅多出一个加法起始/清0控制输入和工作时钟输入端。

提示：此加法器有并/串和串/并移位寄存器各一）5) 实验报告：分析比较实验内容1和2的仿真和实测结果，说明这两种电路的异同点详述实验内容33、设计含异步清0和同步时钟使能的加法计数器 (1) 实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术2) 实验原理：实验程序为例3-22，实验原理参考3.4节，设计流程参考本章例3-22】LIBRARY IEEE;USE IEEE.STD_LOGIC。