学年论文-CMOS集成电路的功耗分析和低功耗设计技术.doc

论文题目：CMOS集成电路的功耗分析和低功耗设计技术摘要随着系统芯片的功能越来越复杂，集成度的不断提高，电路规模的不断扩大，芯片的功耗已成为日渐突出的问题尽管近几年集成电路的供电电压有所下降，但是功耗却增长了近两倍；同时芯片面积的不断减小，导致功率密度更大程度的增长这直接导致芯片散热双色机难度和封装成本越来越高，进而影响芯片的可靠性所以减小芯片功耗对于芯片设计的成败是至关重要的目前，CMOS集成电路设计已广泛应用在集成电路的低功耗设计中高性能、低功耗已成为集成电路设计追求的目标本文介绍了CMOS集成电路设计中存在的功耗问题，并且对低功耗的设计和优化方法进行了讨论，同时提出了解决问题的对策关键词功耗分析；功耗估算；功耗优化；低功耗设计技术AbstractWith the function of the system chip is more and more complicated, the constant improvement of the level of integration, and expansion of the size of the circuit, the power consumption has become a chip out gradually. Although in recent years the integrated circuit voltage supply is down slightly, but the power consumption has increased nearly two times; At the same time chip in the area of the continuous decreases, and lead to power density a greater degree of growth. This led directly to the chip heat dissipation double color machine difficulty and packaging costs more and more high, further influence the reliability of the chip. So reduce the power consumption of the chip to the success or failure of the chip design is very important. At present, CMOS integrated circuit design has been widely used in the integrated circuit design of the low power consumption. High performance, low power consumption has become integrated circuit design the pursuit of the goal. This paper introduces the CMOS integrated circKey wordsPower analysis; Power estimation; Power optimization; Low power design technologyII目录摘要 IAbstract II第一章 前言 1第二章 功耗的分析与估算 22.1 功耗的分析 22.1.1 功耗影响因素的分析 32.2 功耗估算 32.2.1 功耗估算方法 4第三章 低功耗设计方法 63.1 降低CMOS电路功耗的主要途径 63.1.1 降低跳变频率 63.1.2 减少负载电容 63.1.3 降低工作电压 73.1.4 降低工作频率 73.2 各层次功耗的优化方法 83.2.1 系统级优化技术 83.2.2 体级结构优化技术 93.2.3 寄存器传输级（RTL）优化技术 93.2.4 门级优化技术 103.2.5 晶体管级优化技术 10结论 11参考文献 12致谢 13CMOS集成电路的功耗分析和低功耗设计技术第一章 前言集成电路产业是伴随着性能、面积和功耗等设计参数发展的。

其中集成电路的功耗已经与芯片的面积、速度等因素一样，成为当今VLSI设计者的重要研究课题根据美国半导体工业协会制订的2009年国际半导体技术发展指南，从2009到2019年，集成电路仍将按摩尔定律持续高速的发展半导体技术的进步，一方面给IC设计者提供了更多的资源来实现高性能的芯片，可以在单个芯片上创造更复杂和更灵活的系统；另一方面，也带来了功耗不断增加的压力，使芯片设计过程变得越来越复杂，成本越来越高功耗问题正日益变成制约集成电路系统实现的因素，已成为研究的热点首先，随着个人计算设备（如：便携式计算机、多媒体声响产品等）和无线通讯系统的广泛应用与普及，人们迫切要求用低功耗的集成电路实现高速的运算和复杂的功能操作因为，如果不采用低功耗设计技术，即便用目前最先进的可充电电池，结果不是电池寿命太短就是体积过于笨重其次，减少高性能芯片的功耗，还可以节省由于芯片封装和冷却所需的费用，具有明显的经济效益因此在这种新的技术背景下，如何实现低功耗的设计目标，将会促使IC设计进入一个更大的创新空间所有的这些困难都将迫使设计者越来越多的关注功耗的准确评估方式以及芯片的低功耗设计目前，人们对集成电路功耗问题的研究，主要集中在两个方面：⑴功耗的分析与计算方法；⑵面向低功耗的设计技术。

在芯片设计的早期阶段对功耗作出合理的分析和计算，就能在具体制造前对设计做出必要的修改，从而缩短设计的周期功耗分析的另一目的是为研究功耗最小化方法提供基本的理论依据实践表明，采用面向低功耗的设计技术，能有效的解决集成电路的功耗问题但是，值得指出的是，要对具体电路的功耗做出快速而准确的计算，并不容易；开发一套有效的低功耗设计技术，同样是一项十分复杂的任务这些工作基本上要借助于计算机辅助设计（CAD）工具才能完成本文针对CMOS工艺，介绍集成电路功耗的组成与估算，并对该领域进一步的研究方向作出简述第二章 功耗的分析与估算要研究CMOS电路的低功耗设计，首先要从物理层次上弄清CMOS电路的功耗组成，进而对功耗进行分析，对其优化2.1 功耗的分析CMOS电路的功耗由三部分组成：⑴泄露电流，其大小主要取决于制造工艺，包括MOS管的体区与源、漏扩散区之间形成的寄生二极管的反偏电流和当栅压低于阈值电压VT 时形成的亚阈值电流；⑵短路电流，它是当输出发生变化期间形成的从电流到地的直流通路而产生的；⑶负载的充、放电电流，这是有输出逻辑电平改变时电容负载的充放电现象形成的寄生二极管泄漏电流大小与漏扩散区面积及泄露电流密度有关，在1um工艺下其典型值为1pA；亚阈值泄露电流与VGS (栅偏压)、VT 及沟道宽长比等有关，当（VGS -VT）大于几百毫伏时，其值基本上可忽略不计。

但是，随着电源电压和MOS管阈值电压的下降，亚阈值电流也会随之增大短路电流与输入信号的上升或下降时间、工作频率及负载等多个因素有关比如当空载时短路电流最大；负载增大时，短路电流就会减小当时当选择栅的尺寸使得输入和输出的上升和下降时间近似相等时，短路电流功耗只占在哪高功耗的一小部分（一般不超过20%）不过，在用很大的门驱动相对小的负载这种情况下，短路电流功耗所占的比例将大幅度增加用适当的器件或电路设计技术，通常可使得CMOS电路的泄露电流和短路电流控制在足够小的范围之内因此，一般认为CMOS电路的功耗主要来自电容负载的充电放电电流，这部分功耗（称为动态功耗）用数学式子可写成式（1-1）其中C为节点电容，VDD为电源电压，ESW称为跳变频率（switching activity），它是电路在每1/fclk时间内产生的电平跳变（平均）次数，fclk是时钟频率由该式可见，在工作频率一定的情况下，必须设法减少电容、电压或跳变频率，才能达到低功耗的目的 (1-1)2.1.1 功耗影响因素的分析由式（1-1）表明，电源电压与功耗成二次平方关系，因此减小电压是降低功耗的有效措施。

但是，减少电源电压会影响电路的速度[1]特别是当VDD接近VT 时，电路延迟会急剧增加一般认为，VDD最小也要控制在（2 ~ 3）VT 左右为了弥补由于电源电压的下降引起的速度损失，一种做法是采用并行结构与管道结构（parallel pipelined architectures）[2]；另一做法是改变VT ，因为减小VT 可以允许电源电压降低时不会损失速度VT 究竟能去多少，还取决于噪声容限能否满足要求以及能否控制住亚阈值电流的增加换句话说，考虑到噪声容限和亚阈值电流等因素的限制，VT 实际上不能取得过小通常情况下，CMOS电路的VT 取在0.3V左右动态功耗与负载电容成线性关系因此，除了设法在低电压下工作外，减少电容(包括门电容及连线电容)也能使功耗降低至于电容的估算，尽管有多种方法可用，但都是只有在版图设计完成后才能做到较准确的估算为了减少电容，通常的做法是用尽量少的门（通过逻辑最小化）和调整管子尺寸来减少有源区的面积，并使连线尽量短（通过合理的布局布线）以减少连线电容这里要特别强调互连线的影响，因为随着集成芯片向高密度的方向发展，连线电容将成为影响电路延时和功耗的重要因素从优化功耗的角度，我们希望电容越小越好，然而考虑到其他的约束条件，电容实际上并不能随意地减少。

举例来说，虽然减小晶体管的尺寸可使电容变小，但同时也削弱了晶体管的驱动能力从而使电路的延迟增加除电源电压和电容外，跳变频率也影响着CMOS电路的动态功耗电路内部即使含有大量电容，如果没有开关动作，也就不消耗功率跳变频率与电路输入的信号频率、具体的逻辑函数以及输入信号之间的时间和空间相关程度等诸多因素有关，计算起来十分困难如何快速准确的估算跳变频率，已成为功耗估算的主要难点之一2.2 功耗估算首先，跳变频率的计算要考虑输入信号的不同组合同一电路，对不同的输入信号而言，其跳变频率可能不大一样，所以很难用模拟的方法来估算设计者用蒙特卡罗方法来代替穷举式的模拟法，使得功耗估算保持在适合的误差范围内，并有一定的可信度其次，由于逻辑函数决定了一个门的当前输出值以多大的概率不同于前一输出值，因此跳变频率的值强烈的取决于布尔函数例如，一个有K个输入的NAND或NOR门，在K较大时其输出端的跳变频率接近1/2k-1，而对于K输入的XOR门而言，其跳变频率为1/2，可见二者差别之大此外，采用何种逻辑，也直接影响跳变频率例如，动态逻辑的跳变频率总是大于静态逻辑的的跳变频率，原因是动态逻辑中，电路的所有节点在新数据到来之前都预充电到某一值（在N型动态逻辑中这个值是1；在P型动态逻辑中这个值为0）。

不过要注意，动态逻辑中的电容一般要不静态逻辑小再有，跳变频率还与所用的门延迟模型有关，用零延迟模型尽管计算简单，但由于没有考虑竞争冒险，其精确差；而用实延迟模型，情况刚好相反（见图1-1）最后，如果考虑到信号间存在的时间和空间的相关性，则跳变频率的估算问题就更为复杂 1零延迟模型10实延迟模型图1-1 零延迟模型和实延迟模型2.2.1 功耗估算方法。