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DDR3布线等长及电源处理注意事项 作者：一博科技 ，转载请注明出处 DDR3的设计有着严格等长要求，归结起来分为两类（以 64位的 DDR3为例）： 数据 （ DQ,DQS,DQM）：组内等长，误差控制在 20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在 100MIL以内， Address、 Control与 CLK归为一组，因为 Address、 Control是以 CLK的下降沿触发的由 DDR控制器输出， DDR颗粒由 CLK的上升沿锁存 Address、 Control总线上的状态，所以需要严格控制 CLK与 Address/Command、 Control之间的时序关系，确保 DDR颗粒能够获得足够的建立和保持时间 关注等长的目的就是 为了等时，绕等长时需要注意以下几点： 1.确认芯片是否有 Pin-delay,绕线时要确保 Pin-delay开关已经打开； 2.同组信号走在同层，保证不会因换层影响实际的等时；同样的换层结构，换层前后的等长要匹配，即时等长；不同层的传播延时需要考虑，如走在表层与走在内层，其传播速度是不一样的，所以在走线的时候需要考虑，表层走线尽量短，让其差别尽量小（这也是为什么 Intel的很多 GUIDE上面要求，表层的走线长度不超过 250MIL等要求的原因）； 3. Z轴的延时：在严格要求的情况下，需要把 Z轴的延时开关也打 开，做等长时需要考虑（ ALLEGRO中层叠需要设置好， Z轴延时才是对的）。

4.蛇形绕线时单线按 3W，差分按 5W绕线（ W为线宽）且保证各 BUS信号组内间距按 3H， 不同组组间间距为 5H （ H为到主参考平面间距）， DQS和 CLK 距离其他信号间距做到 5H以上单线和差分绕线方式如下图 1所示： 图 1.单线和差分绕线方式示例 而另一个核心重点便是电源处理 DDR3中有三类电源，它们是 VDD（ 1.5V）、 VTT（ 0.75V）、 VREF（ 0.75V，包括 VREFCA和 VREFDQ） 1. VDD（ 1.5V）电源是 DDR3的核心电源，其引脚分布比较散，且电流相对会比较大，需要在电源平面分配一个区域给 VDD（ 1.5V）； VDD的容差要求是 5%，详细在 JEDEC里有叙述通过电源层的平面电容和专用的一定数量的去耦电容，可以做到电源完整性 VDD电源平面处理如下图 2所示： 图 2： VDD电源处理 2. VTT电源，它不仅有严格的容差性，而且还有很大的瞬间电流；可以通过增加去耦电容来实现它的目标阻抗匹配；由于 VTT是集中在终端的上拉电阻处，不是很分散，且对电流有一定的要求，在处理 VTT电源时，一般是在元件面同层通过 铺铜直接连接，铜皮要有一定宽度（ 120MIl）。

VTT电源处理如图 3所示： 图 3： VTT电源 3.VREF电源 VREF要求更加严格的容差性，但是它承载的电流比较小它不需要非常宽的走线，且通过一两个去耦电容就可以达到目标阻抗的要求 DDR3的 VERF电源已经分为 VREFCA和 VREFDQ两部分，且每个 DDR3颗粒都有单独的VREFCA和 VREFDQ，因其相对比较独立，电流也不大，布线处理时也建议用与器件同层的铜皮或走线直接连接，无须在电源平面层为其分配电源注意铺铜或走线时，要先经过电容再接到芯片 的电源引脚，不要从分压电阻那里直接接到芯片的电源引脚 VREF电源处理如图 4所示： 图 4： VREF电源 滤波电容的 FANOUT 小电容尽量靠近相应的电源引脚，电容的引线也要尽量短，并减少电源或地共用过孔； 图 5 ： 小滤波电容的 Fanout Bulk电容的 FANOUT 电源的 Bulk电容一般在设计中起到的是储能滤波的作用，在做 Fanout时要多打孔，建议 2个孔以上，电容越大需要过孔越多，也可以用铺铜的形式来做电容的电源孔和地孔尽量靠近打，如图 6所示 图 6：储能电容的 Fanout 。