数电-第四节--组合逻辑电路模块及其应用.ppt

第四节 组合逻辑电路模块及其应用,,编码器,,,,,译码器,数据选择器,数值比较器,加法器,,,,常用逻辑模块应用应注意的问题,1．模块实现的功能（输入与输出的逻辑关系）,２．管脚的定义,３．有效电平的高低,４．高级用法：多个模块的连接,一、编码器,功能：输入m个信息； 输出n位二进制代码（m≤2n）逻辑功能：任何一个输入端接低电平时，输出端有一组对应的二进制代码输出一）二进制编码器,将输入信号编成二进制代码的电路,,,,优先编码,优先编码器允许几个输入端同时加上信号，电路只对其中优先级别最高的信号进行编码任何时刻只允许一个输 入端有信号输入如右图三位二进制编码器 （ 8线—3线编码器）一、编码器,8线—3线优先编码器74148,,,,～,管脚定义：,,,,（二）编码器的应用,（3）第一片工作时,编码器输出：0000-0111 第二片工作时,编码器输出: 1000-1111,解：（1）编码器输入16线,用两片8-3线编码器，高位为第 一片，低位为第二片高位,低位,（2）实现优先编码：高位选通输出与低位控制端连接例：用8-3线优先编码器74148扩展成16线-4线优先编码器通过对输出取反可得,,,1111-1000 0111-0000,,二—十进制编码器,二进制代码,某种代码,,译 码,,编 码,译码器,,编码器,,二、译码器,二、译码器,（一） 变量译码器,二进制译码器输入输出满足 2n  m,2n = m：二进制全译码器 2-4译码器 3-8译码器（74138） 4-16译码器 2n m：部分译码器 4-10译码器（8421BCD译码器7442）,译码输入：n位二进制代码,译码输出m位：,一位为1，其余为0(yi=mi ),,,,,,2线—4线译码器,,,,译码输入，二进制编码0～7依次对应8个输出。

3线-8译码器(74LS138),八个输出端，低电平有效 译码状态下，相应输出端为０； 禁止译码状态下，输出均为１～,G1、,A0 ～A2,,,,A0 A1 A2,使能端的两个作用：,（1）消除译码器输出尖峰干扰,EN端正电平的出现在A0∼A2稳定之后；,EN端正电平的撤除在A0∼A2再次改变之前2）逻辑功能扩展,,例：用3线-8译码器构成4线-16译码器避免A0∼A2在变化过程中引起输出端产生瞬时负脉冲例：用3线-8线译码 器构成4线-16线译 码器X0∼X3：译码输入,E：译码控制 E=0，译码 E=1，禁止译码,X3∼X0：0000∼0111，,第一片工作,X3∼X0：1000∼1111,第二片工作,,,,,8421BCD译码器（7442）,F0 F1 F2 F3 F4 F5 F6 F7 F8 F9,,,,,,,,,A0 A1 A2 A3,,,,,,（三）译码器的应用,,,,1.逻辑函数的设计,原理：每一个有效输出对应一个最小项的非步骤：(1)将逻辑函数表达式转换成用最小项表示的形式;,(3)将表达式中最小项所对应的输出项（积）找出；,(4)将输出项用逻辑门连接，逻辑门的输出即为函数表达式的输出,(2)利用还原律和反演律，将最小项取反；,例：试用 74138和与非门构成一位全加器。

解:全加器的最小项表达式应为,,,&,,,,A0 A1 A2,Ci Bi Ai,例： 用译码器和门电路实现逻辑函数,=,C B A,,,,2.用译码器构成数据分配器,A0 A1 A2,D,,,,,1,,,,（二）数字显示译码器,1.七段数码管,：高电平亮,：低电平亮,每一段由一个发光二极管组成2.七段显示译码器（7448）,输入：二—十进制代码,输出：译码结果，可驱动相应的七段数码管显示正确的数字七段译码器7448,,,,双重端子,作为输入信号BI=0时， 显示全黑，作为输出信号RBO 是灭零输出当LT为低电平，且BI 为高电平时，试灯当LT为高电平，RBI 为低电平时，输入0000 不显示数码0.灭零共阳极,0 0 0 0 0 0 1,1 0 0 1 1 1 1,0 0 1 0 0 1 0,0 0 0 0 1 1 0,1 0 0 1 1 0 0,0 1 0 0 1 0 0,0 1 0 0 0 0 0,— 低电平驱动,0 0 0 1 1 1 1,0 0 0 0 0 0 0,0 0 0 0 1 0 0,共阴极,— 高电平驱动,1 1 1 1 1 1 0,0 1 1 0 0 0 0,1 1 0 1 1 0 1,1 1 1 1 0 0 1,0 1 1 0 0 1 1,1 0 1 1 0 1 1,1 0 1 1 1 1 1,1 1 1 0 0 0 0,1 1 1 1 1 1 1,1 1 1 1 0 1 1,,在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。

数据选择器,多输入,一输出,,选择,,,,三、数据选择器,（一）分类：2选1、4选1、8选1、16选1双四选一数据选择器74153,8选1数据选择器74LS151,三、数据选择器,（一）分类：二选一、四选一、八选一、十六选一双四选一数据选择器74153,,,,,,,,,,,将地址连接在一起,将两片的输出原端用或门连载一起，和非端用与门连接在一起如果A3=0，则（1）片工作，根据A2～A0，从D7～D0中选择一路输出；如果A3=1，则（2）片工作，根据A2～A0，从D15～D8中选择一路输出例：用一片2-4译码器和四片8选1数据选择器构成32选1数据选择器解：,,25 = 32 ，32选1就需要5位地址用A4A3A2A1A0来表示地址码地址分配：,A4A3作2-4译码器地址输入译码器输出分别接四片8选1数据选择器的片选端 / EN在A4A3作用下，四片8选1分别被选中，片选端为0的选择器工作，片选端为1的选择器不工作A2A1A0作8选1地址输入在A2A1A0作用下，选择器8个输出端分别被选中并输出片选信号选择由哪一片选择器工作，工作的选择器哪一位输出由地址码决定片选信号：,寻址信号：,例如：A4A3A2A1A0=11101,选中第四片选择器的D5输出。

Y = D29,1,1,1,0,1,0,1,1,1,D5,D29,数据选择器的应用, 实现分时多路通讯, 实现组合逻辑函数,要求用数据选择器分时传送4位8421BCD码，并译码显示地址码：,0,0,0,0,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,0 0,0 1,1 0,1 1,1,0,0,0,1,1,0,0,1,1,1,0,1,0,0,1,0,0,0,0,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,0 0,0 1,1 0,1 1,1,1,1,1,1,1,1,0,0,0,0,0,0,0,0,1,0,0,0,0,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,0 0,0 1,1 0,1 1,1,0,0,0,1,1,0,0,1,1,1,0,1,0,0,1,0,0,0,0,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,0 0,0 1,1 0,1 1,只要地址码变化周期大于25次/S,显示2769无明显闪烁感1,0,0,1,1,1,1,0,1,1,0,0,1,0,0,0,数据选择器的应用, 实现分时多路通讯, 实现组合逻辑函数,利用数据选择器设计组合电路,一、组合电路设计回顾 1.采用逻辑门电路设计 2.采用译码器设计,强调使用的器件,设计基础,0 0 0,二、数据选择器实现组合逻辑函数,,,,1 0 0,C B A,D0,D0,D1,D1,0,1,例: 试用8选1数据选择器74151实现逻辑函数,0,,C,0,0,0,1,1,1,D1,D2,D3,D4,D5,D6,D7,B,A,D0,,,F,0,0,0,0,1,1,1,1,0,1,0,0,0,1,1,1,比较数据选择器数据输入端与真值表中的输出,1.输入取值组合的个数与输入数据通道数相同,(2)输入变量接至数据选择器的控制（地址）输入端；,(3)按真值表的输出变量顺序依次加到数据选择器的数据输入端。

数据选择器实现逻辑函数,(1)将函数表达式转换成标准的积之和形式；,设计变得如此简单,?,2.当输入取值组合的个数大于通道数时，用数据选择器实现逻辑函数的设计,将通道数进行扩展,(1)卡诺图的压缩,,着手点：K图,只用一个数据选择器实现,以四变量逻辑函数为例,(2)压缩后卡诺图内容的填写,(3)逻辑电路图的绘制,,,,,,,,,,,,,,,,,,,,,,,,,,1,0,D,,,,,C,思考,,例：试用4选1数据选择器74153实现逻辑函数,0 0,0 1,1 1,0 1,,1,0,C,1,C,,0 1,0 1 2 3,0 A B,0 C C 1,,,将传送来的或处理后的信息分配到各通道数据分配器,一输入,多输出,分配,,,,,,,,发送端，并—串,接收端，串—并,四、数值比较器,功能：能对两个相同位数的二进制数进行比较的逻辑电路一） 数值比较器的基本概念及工作原理,1．1位数值比较器,2. 多位比较器,在比较两个多位数的大小时，自高向低地逐位比较，只能在高位相等时，才需要比较低位0,0,1,2. 多位比较器,（二） 集成数值比较器(7485),,,,,（三）数值比较器的位数扩展,1. 串联扩展方式,B0 B1 B2 B3,A0 A1 A2 A3,,,,,0 1 2 3,COMP,0 1 2 3,,,,,A,,,,,,AB,A=B,AB,,B,=,,,,,,2. 并联扩展方式,由于串联扩展方式中比较结果是逐级进位的，级联芯片数越多，传递时间越长，工作速度越慢。

因此，当扩展位数较多时，常采用并联方式五、加法器,（一）加法器的工作原理,1．半加器,不考虑来自低位的进位的两个1位二进制数相加称为半加器2．全加器,在多位数加法运算时，除最低位外，其他各位都需要考虑低位送来的进位 二）串行进位加法器,如图：用全加器实现4位二进制数相加注意：CI0=0,,,和,,进位,,,,,,,,,,,四位串行进位加法器,（三）快速进位集成4位加法器74283,进位位直接由加数、被加数和最低位进位位CI0形成直接形 成进位,四位加法器的逻辑符号,,,,C3,C0,进位,（四）集成加法器的应用,1．加法器级联实现多位二进制数加法运算,,0,余3码,2．实现余3码到8421BCD码的转换,0,3的补码等于减3,8421BCD码,,,,3构成一位8421BCD 码加法器,,,,分析: 当和数小于等于9时，自然二进制码与8421BCD码值相同； 当和数大于9时，自然二进制码与8421BCD码值相差6设计： 转换电路：当和数大于9时，在自然二进制码值上加60,,8421BCD码,,,,和数 8421BCD码,用加法器、比较器、译码器、编码器、数据选择器和码组检验器等设计特定电路。

任何时刻的输出仅决定于当时的输入，与电路原来的状态无关它由基本门构成，不含存储电路和记忆元件，且无反馈线根据已经给定的逻辑电路，描述其逻辑功能根据设计要求构成功能正确、经济、可靠的电路１）组合电路,（２）组合电路的分析,（３）组合电路的设计,（４）常用的中规模组合逻辑模块,本 章 小 结,,,,自我检测：3.2，3.3，3.4，3.7，3.8 思考题： 3.3，3.8，3.10，3.11 习题： 3.1，3.3，3.14，3.18,作 业,,,。