高速高密度以nand为基础的双晶体管-nor闪存的新构成的制作方法.docx

高速高密度以nand为基础的双晶体管-nor闪存的新构成的制作方法专利名称：高速高密度以nand为基础的双晶体管-nor闪存的新构成的制作方法技术领域：本发明涉及一单芯片低电压高读取速度非易失性的内存(NVM)，尤其是使用NAND 单元结构、单元操作方式和生产制程为基础的双晶体管N0R(2T-N0R)闪存的设计背景技术：非易失性内存是本技术领域的现有技术非挥发性内存的类型包括屏蔽只读存储器(mask ROM)、电子可编程只读存储器(EPROM)、电子可抹除可编程只读记忆(EEPROM)体、 NOR闪存和NAND闪存目前，在诸如个人数字助手、、便携式计算机、录音机以及全球卫星定位系统(GPQ等等的应用中，闪存已成为非易失性内存的常见类型之一闪存具有高密度、小硅面积、低成本的优点并且能重复地被一单低电压源编程和抹除NAND和NOR闪存单元结构用一电荷保持(电荷存储或电荷捕获)晶体管记忆单元，用于存储电荷形式的一位数据具有一位数据的存储单元通常被称为单阶电位单元 (SLC)它们分别被称为一位/单晶体管(lb/ΙΤ) NAND单元或NOR单元，在该单元中存储一单阶编程数据NAND和NOR两种单晶体管闪存单元除了在具有双临界电压(VtO和Vtl)的单阶编程单元可存储数据之外，还可在在一实体单元中利用四多阶临界电压(VtO，Vtl，Vt2 和Vt!3)，存储每单元至少两位或两位/单晶体管(2b/lT)。

具有单晶体管NAND或NOR闪存单元的多阶临界电压的存储单元被称为一多阶电位单元(MLC)目前，单芯片双多晶硅栅极NAND闪存芯片的最高密度是64(ib相比之下，一双多晶硅栅极NOR闪存芯片具有2( 的密度NAND和NOR闪存单元密度之间大差异是由于NAND 闪存单元的扩展性优于NOR闪存单元一 NOR闪存单元须要5. OV电压(Vds)在漏极与源极之间以保持高电流信道热电子(channel hot electron,CHE)注入编程程序由于这CHE 设计，记忆单元的信道长度非常难以缩减或者，一 NAND闪存单元对低电流福勒-诺德海姆(R)Wler-NordheinuFN)信道隧道编程程序需要OV电压(Vds)在漏极与源极之间由上述导致一位/单晶体管NAND闪存单元的大小仅是一位/单晶体管NOR闪存单元的一半，因此有较高的记忆密度结果，一直想用NAND制程生产NOR闪存Infineon(英飞凌公司)的美国专利第6，212，102号描述一双晶体管^T)NOR闪存在该闪存中，在FN边界编程期间，漏极和源极之间需要一高电压，并因此需要一更长的通道长度防止打通效应这限制单元大小能被做的多小并且限制单元使用在0. ISum技术下闪存超高整合中。

又，因为在偏压漏极的电子空穴对至三重井(TPW)接面被漏极和源极之间的电压差加速，负极FN边界编程引起器件氧化层退化现象愈多空穴陷在隧道氧化层内，所能达到的编程和抹除耐受次数就越少Infineon的美国专利第6，307, 781和6，628，544号，借由在闪存阵列阵列中连接共同的源极以达到一致的信道抹除和信道编程，而提供了对先前NOR闪存的改进型利用相连的共同源极，对存取器件栅极施加最负极电压-3V，以透过共同的源极线关闭通往不同的位线的路径由于在编程操作期间的偏压条件，编程遮蔽电压，即3V-4V被预期来隔离存取器件然而，如果信道长度在单元上被缩减，可能发生漏极引漏电流因此，闪存仍然遇到规模问题而以一大记忆单元尺寸来终结在另一 NOR闪存，菲利普Philips)美国专利第6，980，472号中，揭露了源极注入编程和FN通道编程FN通道编程类似于化打！！的！!的专利当编程遮蔽电压被施加横跨漏极和源极时，由于漏极引漏电流到共同的源极线，存取器件的通道长度不能被缩短同理， 对于源极注入编程方法，存取器件需要较长的通道长度防止打通效应此外，与FN通道编程比较，由于产生热电子它需要更多编程电流。

发明内容本发明提供一种基于2-poly浮动栅极NAND单元结构和制程的一创新、对称的 2T-N0R闪存，以克服现有2T-N0R闪存的上述弊端闪存的每一 2T-N0R快闪单元具有一存储晶体管，与一存取晶体管串连，都使用NAND为基础的制程制造以NAND为基础2T-N0R快闪单元能调节双状态的SLC或多达三个状态的MLC以用于高读取速度应用的高密度闪存在Polyl浮动栅极存储层和快闪单元P基板上的信道 (channel)之间的隧道(tunnel)氧化层上，通过使用R)wler-Nordheim(福勒-诺德海姆隧道效应)方法执行编程和抹除操作在抹除和编程操作中，以NAND为基础2T-N0R快闪单元的漏极和源极之间没有电压差在本发明的第一实施例中，2T-N0R快闪单元的存取晶体管和存储晶体管二者都由相同的双多晶NMOS浮动栅极器件制成存取晶体管的临界电压能逐位地被编程到期望值， 即0. 75V或其它适当值在第二实施例中，存取晶体管具有短路且绑在一起的polyl和poly2以形成 polyl-晶体管的存取线，来连接闪存的一行存取晶体管第二实施例中的存取晶体管的临界电压是polyl NMOS晶体管的临界电压。

在第三实施例中，存取晶体管由polyl或poly2 NMOS晶体管制成第三实施例中，存取晶体管的临界电压是polyl或poly2 NMOS晶体管的临界电压相比于其中形成垂直于位线的源极线的现有闪存，2T-N0R快闪单元的位线和源极线在不同层中用平行金属线形成此外，使用一对分开的源极线和位线形成2T-N0R闪存的记忆阵列的每一列(column)记忆阵列的不同列不分享共同的源极线依据本发明，以NAND为基础的2T-N0R闪存包括一记忆阵列、一写行译码器、一读行译码器、一数据缓冲器和缓速页感应扩大器单元、一隔离器单元、一低电压(LV)Y-通过栅极和Y-译码器单元、以及一字节/字符高速感应扩大器单元读行译码器启动快速而且只连接存取晶体管的栅极，存取晶体管根据解码输出而开关写行译码器实现用于存取晶体管和存储晶体管两者隔离器单元在操作抹除或编程时用来隔离记忆阵列与低电压 Y-通过栅极和Y-译码器的低电压Y-通过本发明的读行译码器是一中高电压器可在快速随机读取操作时上冲电压到4. OV0 有两个高电压(HV)增强型匪OS器件，用于对存取晶体管的写行译码器和读行译码器之间的隔离这两HV NMOS器件将写行译码器和读行译码器分开。

在抹除时，通过关闭这两个 HV NMOS器件，能获得来自快闪单元三重P井的耦合电压通过透过HV NMOS器件的隔离使用读行译码器以连接存取晶体管的选择栅极，可提供高驱动能力以达到一些嵌入式应用中的高速需求本发明使用存取晶体管，以克服现有1T-N0R闪存中常见的过度抹除问题它简化芯片上状态机械的设计为信道编程操作提供给未被选择的字符线的一较优电压，使得未被选择单元的Vt的干扰能被除去或大量地减少此外，本发明为了高速度类的应用在读取时使用3状态MLC设计一固定的较优字符线(WL)电压值和一足够低的记忆单元Vt提供足够高单元电流它为嵌入式应用中的闪存提供了超高密度、低成本和高速度解决方案对于高速度嵌入式应用，本发明在读取时提供两种方法，以提高记忆单元电流对于需要低功率的应用，第一种方法施加Vdd(1.8V或3V)于所有存储晶体管因此，由于与被抹除状态存储器件的负极Vt相对足够高的单元电流，没有需要上冲的WL然而，对于存取器件永远需要一上冲电压，即，4V，因为它的Vt在0. 75V上下第二种方法利用上冲电压取代Vdd与第一种方法比较，后者在读取时有最低的阻抗因为存储器件和存取器件两者的栅极电压来自同一上冲的电压源，它以相对大功率提供高速性能。

在现有技术的快闪单元中，因为在偏压漏极和TPW接面处的电子空穴对被漏极和源极之间的电压差加速，负极的FN边界编程造成器件氧化层衰退，并且当更多空穴被俘获时忍耐周期逐渐减少因为快闪单元没有漏极和源极之间的电压差，本发明在编程和抹除操作的忍耐周期上比现有技术有重大的改进进而，因为没有未被选择的WL和TPW之间的电压差，所以没有栅极干扰能在本发明的页，区块，扇区和芯片抹除操作中发生，同时因为位线(BL)遮蔽电压几乎是编程的字符(WL)电压的一半并且未被选择的WL电压几乎是BL遮蔽电压的一半，所以在编程操作中更少引入干扰本发明前述和其它特性及优点将因以下详尽的描述和适当的附图而更易理解图IA为依据本发明第一实施例以NAND为基础的2_poly浮动栅极NMOS 2T-N0R 快闪单元的平面布局的上视图，其中MS和MC单元都是2-poly浮动栅极NAND单元；图IB为依据本发明第一实施例以NAND为基础的2-poly浮动栅极NMOS 2T-N0R 快闪单元电路的线路示意图IC为依据本发明第一实施例以NAND为基础的2-poly浮动栅极NMOS 2T-N0R 快闪单元的截面图ID为依据本发明第一实施例以NAND为基础的浮动栅极NMOS 2T-N0R快闪单元的SLC和MLC电压分配图2为依据本发明第二实施例以NAND为基础的2T-N0R快闪单元的电路图和对应 SLC和MLC的临界电压分配图，其中MC是2-poly浮动栅极NAND单元，同时MS是具有短路的polyl和poly2的polyl晶体管；图3A为依据本发明第三实施例以NAND为基础的浮动栅极NMOS 2T-N0R快闪单元的平面布置的上视图，其中MC是2-poly浮动栅极NAND单元，而MS是polyl或poly2晶体管；图;3B为依据本发明第三实施例以NAND为基础的浮动栅极NMOS 2T-N0R快闪单元电路的线路示意图3C为依据本发明第三实施例中以NAND为基础的浮动栅极NMOS 2T-N0R快闪单元的截面图3D为依据本发明第三实施例以NAND为基础的2T-N0R快闪单元的电路图和对应SLC和MLC的临界电压分配图4A为依据本发明以NAND为基础的2T-N0R闪存器件方块图4B为用于本发明的高速度感应方法的电路详细示意图4C为本发明所有实施例中用于字符线的写行译码器中的一区块电路示意图5A为本发明第一实施例中用于选择栅极线的读行译码器中一区块和写行译码器中一区块的电路示意图5B为本发明第二实施例中用于选择栅极线的读行译码器中一区块的电路示意图5C为本发明第三实施例中用于选择栅极线的读行译码器中一区块的电路示意图6为依据本发明第一实施例以NAND为基础的2T-N0R闪存阵列的一扇区的电路的示意图7为依据本发明第二实施例以NAND为基础的2T-N0R闪存阵列的一扇区的电路的示意图8为依据本发明第三实施例以NAND为基础的2T-N0R闪存阵列的一扇区的电路的示意图9为显示说明用于本发明被选扇区中的快闪单元的以NAND为基础的2T-N0R闪存阵列中一预先编程操作的偏压值表；图10为显示说明用于本发明被选扇区中的快闪单元的以NAND为基础的2T-N0R 闪存阵列中一抹除操作的偏压值表；图11为显示说明用于本发明被选扇区中的快闪单元的以NAND为基础2T-N0R闪存阵列中一编程操作的偏压值表；图12为显示说明用于本发明被选扇区中的快闪单元的以NAND为基础的2T-N0R 闪存阵列中的一读取操作的偏压值表；图13为显示用于本发明以NAND为基础的2T-N0R闪存阵列的抹除操作的流程图14为显示用于本发明以NAND为基础的2T-N0R闪存阵列于图13中所示的抹除操作的页抹除操作的流程图15为显示用于本发明以NAND为基础的2T-N0R闪存阵列于图13中所示的区块、 扇区或芯片抹除操作的流程图16为显示用于本发明以NAND为基础的2T-N0R闪存阵列的页编程操作的流程图17为显示用于本发明以NAND为基础的2T-N0R闪存阵列的页或区块的预预先编程和验证操作的时序波形图18为显示用于本发明以NAND为基础。