电子系统设计与仿真-第5节-Altera可编程逻辑系列器件.ppt

电子系统设计与仿真-第5节-Altera可编程逻辑系列器件,3.1 概述,位于硅谷圣侯塞的ATERA总部,主流芯片选型指导,1.主流PLD产品 MAXII新一代PLD器件，0.18um flash工艺，2004年底推出，采用FPGA结构,配置芯片集成在内部，和普通PLD一样上电即可工作容量比上一代大大增加，内部集成一片8Kbits串行EEPROM，增加很多功能MAXII采用2.5v或者3.3v内核电压，MAXII G系列采用1.8v内核电压简评：性价比不错，未来几年主流器件，推荐使用，不过MAXII容量较大，对于只需要几十个逻辑单元的简单逻辑应用，建议使用小容量的EPM3000A系列芯片,,,,2.主流FPGA产品Altera的主流FPGA分为两大类 一种侧重低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Cyclone，CycloneII； 一种侧重于高性能应用，容量大，性能能满足各类高端应用，如Startix，StratixII等 用户可以根据自己实际应用要求进行选择 在性能可以满足的情况下，优先选择低成本器件Cyclone（飓风）Altera中等规模FPGA，2003年推出，0.13um工艺,1.5v内核供电，与Stratix结构类似，是一种低成本FPGA系列 ，是目前主流产品，其配置芯片也改用全新的产品。

简评：Altera最成功的器件之一，性价比不错，是一种适合中低端应用的通用FPGA，推荐使用,CycloneIICyclone的下一代产品，2005年开始推出，90nm工艺，1.2v内核供电，属于低成本FPGA，性能和Cyclone相当，提供了硬件乘法器单元 简评：刚刚推出的新一代低成本FPGA，目前市场零售还不容易买到，估计从2005年年底开始，将逐步取代Cyclone器件，成为Altera在中低FPGA市场中的主力产品Stratix Altera大规模高端FPGA,2002年中期推出，0.13um工艺，1.5v内核供电集成硬件乘加器,芯片内部结构比Altera以前的产品有很大变化简评：Startix芯片在2002年的推出，改变了Altera在FPGA市场上的被动局面该芯片适合高端应用 随着2005年新一代StratixII器件的推出，将被StratixII逐渐取代,StratixIIStratix的下一代产品，2004年中期推出，90um工艺，1.2v内核供电，大容量高性能FPGA 简评：性能超越Stratix,是未来几年中，Altera在高端FPGA市场中的主力产品,FPGA配置芯片,配置EEPROM 用于配置SRAM工艺，FPGA的EEPROM，EPC2以上的芯片可以用电缆多次擦写,,NoisII软处理器,Verilog编写的一个32位/16位可编程CPU核，可以集成到各种FPGA中，Altera提供开发软件用于软件和硬件开发,开发软件,MAX+PLUSII 普遍认为MaxplusII曾经是最优秀的PLD开发平台之一，适合开发早期的中小规模PLD/FPGA,目前已经由QuartusII替代，不再推荐使用 QuartusII Altera新一代FPGA/PLD开发软件，适合新器件和大规模FPGA的开发，已经取代MaxplusII。

SOPC Builder :配合QuartusII，可以完成集成CPU的FPGA芯片的开发工作 DSP Builder: QuartusII与Mathlab的接口，利用IP核在Mathlab中快速完成数字信号处理的仿真和最终FPGA实现,软件下载,目前有两种免费软件可以下载： 1.MaxplusII Baseline版，支持30,000门以下所有设计,支持原理图,AHDL语言，支持波形仿真,时间分析,编程下载.约40M,目前已经不推荐使用，建议使用QuartusII Web版 2.QuartusII Web版免费下载 支持Altera绝大多数器件设计,支持原理图,HDL语言，支持波形仿真,时间分析,编程下载，和全版本的功能相差不大 QuartusII Web版 License申请 任何用户都可以用网卡号申请5个月的免费license，到期后可以继续申请,１、Cyclone系列器件一览,2、Cyclone系列器件封装,Cyclone package 144-Pin Plastic Thin Quad Flat Pack (TQFP),,3. Cyclone Architecture,,4. Cyclone 资源,,5 Logic Array blocks,每个LAB包含10个LE，LE进位链，LE控制信号，一个当地内连线，LUT链，和寄存器链连接线,,,6 Cyclone LE,,LE's programmable register can be configured for D, T, JK, or SR operation The asynchronous load data input comes from the data3 input of the LE. For combinatorial functions, the LUT output bypasses the register and drives directly to the LE outputs. a four-input LUT, which is a function generator that can implement any function of four variables Each LE has three outputs that drive the local, row, and column routing resources. The LUT or register output can drive these three outputs independently,LUT Chain AND Register chain,LUT chain connections allow LUTs within the same LAB to cascade together for wide input functions. Register chain outputs allow registers within the same LAB to cascade together.,7 MultiTrack Interconnect,在 Cyclone 结构中, 在LE、 M4K memory blocks、和器件I/O pins 之间提供基于DirectDrive技术的MultiTrack 内连结构。

Quartus II 编译器可以自动的把对时序要求严格的设计放在最快速度的连接线上以便改善设计性能MultiTrack内连线包含具有跨越固定距离的行和列连接 行资源包含 ■ 在LABs 和邻近blocks之间的 Direct link interconnects ■ 向左右跨接4个blocks 的R4 内连线,The direct link interconnect allows an LAB or M4K memory block to drive into the local interconnect of its left and right neighbors. The direct link interconnect provides fast communication between adjacent LABs and/or blocks without using row interconnect resources. The R4 interconnects span four LABs, or two LABs and one M4K RAM block. These resources are used for fast row connections in a four-LAB region,,,列资源包含 在一个LAB中的 LUT chain 内连线 在一个LAB中的 Register chain内连线 向上下跨接4个blocks 的C4内连线 （C4 内连线从一个源LAB出发上下跨接4个LABs or M4K blocks ）,,8 I/O Structure,IOEs support many features, including: Differential and single-ended I/O standards 3.3-V, 64- and 32-bit, 66- and 33-MHz PCI compliance Joint Test Action Group (JTAG) boundary-scan test (BST) support Output drive strength control Weak pull-up resistors during configuration Slew-rate control Tri-state buffers Bus-hold circuitry Programmable pull-up resistors in user mode Programmable input and output delays Open-drain outputs DQ and DQS I/O pins,,,Supported I/O Standards,,,The SSTL-3 I/O standard is a 3.3-V memory bus standard used for applications such as high-speed SDRAM interfaces. The SSTL-2 I/O standard is a 2.5-V memory bus standard used for applications such as high-speed double data rate (DDR) SDRAM interfaces. The LVDS I/O standard is a differential high-speed, low-voltage swing,low-power, general-purpose I/O interface standard. The differential SSTL-2 I/O standard is a 2.5-V standard used for applications such as high-speed DDR SDRAM clock interfaces.,Cyclone I/O Banks,在 Cyclone 器件上的I/O pins被组织成 I/O banks，并且每一个bank有分开的power bus，这样设计的方法允许设计者可以在给定的bank上选择最优的I/O 标准．,可允许的输入信号能力,每一个 Cyclone I/O bank都有自己的 VCCIO 管脚.任何I/O bank 必须在1.5-V, 1.8-V, 2.5-V ，3.3-V三个值之间设置VCCIO ．,Programmable Current Drive Strength,Cyclone 器件的 I/O standards 支持各种各样的输出电流驱动强度 ，这些可编程的drive-strength设置在减小 the effects of simultaneously switching outputs (SSO) 和减小噪声方面很有帮助，这种设置对于确保器件驱动器符合对应I/O 标准的IOH and IOL 的要求方面是很有意义的.,9 Embedded Memory,Cyclone 嵌入式memory 由M4K memory 的列构成， EP1C3 和 EP1C6 器件有一列M4K block, 而EP1C12 and EP1C20器件有2列，每一个 M4K block 可以实现具有较验位的各种类型的存储器, 包括true dual-port,simple dual-port,和 single-port RAM, ROM, and FIFO buffers. M4K blocks 具有以下特点。