工程电磁场课后答案1(完整)课件.ppt

作业反映出来的几个问题作业反映出来的几个问题1.记对作业题；2.按顺序做题；3.可以不用抄题，但要写清题号；4.答题应尽量体现解题思路和过程；5.按要求交作业，不要跨班；6.作业本写清班号学号第一章第一章 数字逻辑基础数字逻辑基础1.1.1解：解：0101101001011010（（2））0111010（（3））254.25 254.25D=11111110.01B=376.2O=FE.4H = 10 0101 0100.0010 0101)8421BCD (254.25)D=(11111110.01)B=(376.2)O=(FE.4)H =(10 0101 0100.0010 0101)8421BCD（（2）） 11+27+24+21+20=2195D 1000 1001 0011BCD=893D（（2）） 11.01101B=0011.0110 1000B=3.68H （（4）） 1002.45D=3EA.7333H1.3.5 (1) 23F.45H=10 0011 1111.0100 0101B 1.3.6 (1) 103.2H=1x162+3x160+2x16-1=259.125D第二章第二章 逻辑门电路逻辑门电路2.4.1 逻辑逻辑0判断判断 VIL=0.8V (1)(2)(3)(4)2.4.2 逻辑逻辑1判断判断 VIH=2V (1)(2)(3)(4)2.4.3 2.4.3 解：解：(1) LSTTL(1) LSTTL驱动同类门驱动同类门N=20(2) LSTTL(2) LSTTL驱动基本驱动基本TTLTTL门门N=5 2.4.4 （（1））IOH74LS00=0.4mA > 2IIH7404+4IIH74Ls00=0.16mA IOL74LS00=8mA > 2IIL7404+4IIL74Ls00=4.8mA(2)拉电流多余拉电流多余: (0.4-0.16)/0.02=17 (3) 灌电流多余灌电流多余: (8-4.8)/0.4=8 N=min(8,17)=82.4.6 RP计算计算(1)拉电流时VOH740174LS00(2)灌电流时2.9.1 驱动驱动: 负载负载: 拉电流拉电流: 灌电流灌电流: 扇出扇出:2.9.2 VOH > VIH VOL < VIL IOH > IIH IOL > IIL第三章第三章 组合逻辑电路分析与设计组合逻辑电路分析与设计3.1.3代数法化简代数法化简 （（a））（（c））（（e））3.1.2证明（证明（C））（（i））（（g））（（k））（（m））3.1.4变换与或式变换与或式 (b)3.1.6 变换变换2输入与非输入与非与非与非(a)或非或非(a)展开最小项展开最小项(a)3.2.2 (a)(c)000111100011011111111110(e)(g)3.2.3 略略3.3.3 一位数值比较器一位数值比较器3.3.5: 输入端奇数个输入端奇数个1，，L=1，否则为，否则为0，即为奇偶校验器，即为奇偶校验器00 01 1110001011111110111(a)与或非与或非(b)与非与非(c)或非或非CLi0A’I1AI第四章第四章 组合逻辑器件组合逻辑器件4.1.1 输入输入输出输出I3 I2 I1 I0D7 D6 D5 D4 D3 D2 D1 D01 0 0 010 1 1 0 0 1 10 1 0 011 0 1 0 1 0 10 0 1 00 1 1 1 1 0 1 00 0 0 11 1 0 0 1 1 0 1其它其它全全0或全或全14.1.4 输出端增加一级非门输出端增加一级非门4.2.3 4.2.4 32个地址译码电路设计个地址译码电路设计分析：分析：32个地址译码需要个地址译码需要4片片74138，，5位译码输入，高位译码输入，高2位用位用片选实现，低片选实现，低3位用原输入并联。

位用原输入并联 E D74138(1) 0 074138(2) 0 1 74138(3) 1 074138(4) 1 1DE00H-07H80H-0FH10H-17H18H-1FHABC4.2.5 (1)逻辑门设计逻辑门设计(2)74138实现实现D=0 选中低位片选中低位片1；；D=1 选中高位片选中高位片2120100ABCD0 1 2 3 45 6 7 8 94.2.9 7位数字译码显示电路位数字译码显示电路整数部分整数部分小数部分小数部分4.3.4 4选选1数据选择器数据选择器ES3S2S1S0Y’10001I010010I110100I211000I30XXXX高高阻阻最后一级与门使用三态与门最后一级与门使用三态与门4.3.5 74151输出波形输出波形4.3.6(2) 74151输出波形输出波形4.4.1 三个三个3输入与门和一个或门实现输入与门和一个或门实现”A>B“4.4.3 设计设计8位相同数值比较器，数值相等输出位相同数值比较器，数值相等输出L=1，否则为，否则为04.5.1 用半加器和或门构成一个全加器用半加器和或门构成一个全加器全加器：全加器：半加器：半加器：(1)半减器半减器(2)全减器减器。