2009-2013年计算机组成考研原试题与答案2.pdf

2009 年全国硕士研究生计算机学科入学统一考试计算机组成原理试题分析一、选择题 （每个题2 分）11冯诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的依据是A指令操作码的译码结果B指令和数据的寻址方式C指令周期的不同阶段D指令和数据所在的存储单元答案 C 解析 1、指令执行步骤，在取指期间取来的是指令，读数据期间读来的是数据；2、指令和数据性质上的区别，虽然二者都用二进制表示，但属于完全不同性质的信息，数据是计算机加工处理的“原材料”，指令是告知计算机运行功能和执行步骤的命令类信息12一个 C 语言程序在一台32 位机器上运行程序中定义了三个变量x、 y 和 z，其中x和 z 为 int 型， y 为 short 型当 x = 127，y = - 9 时，执行赋值语句z = x+y 后， x、y 和z 的值分别是Ax = 0000007FH，y = FFF9H ，z = 00000076H Bx = 0000007FH，y = FFF9H ，z = FFFF0076H Cx = 0000007FH，y = FFF7H，z = FFFF0076H Dx = 0000007FH，y = FFF7H ，z = 00000076H 答案 D 解析 1、十进制整数到二进制的转换，数据的补码表示；2、补码加法运算，2 两个不同位数的补码数相加时需要进行符号扩展；X=127，X补=0000007FH（32 位整数），运算后其值不变Y= 9，Y补=FFF7H （ 16 位整数），运算后其值不变Z补= X补+Y补=0000007FH+FFFFFFF7H=00000076H 3、解题技巧， 也可先求出127+(9)=118，再变成补码后去与可供选择的答案对比。

13浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤设浮点数的阶码和尾数均采用补码表示，且位数分别为5 位和 7 位（均含 2 位符号位） 若有两个数X = 2729/32，Y = 255/8，则用浮点加法计算X+Y 的最终结果是A00111 1100010 B00111 0100010 C01000 0010001 D发生溢出答案 D 解析 1、十进制小数到二进制的转换，小数与整数的补码表示；2、浮点数的阶码（整数）、尾数（尾数）的表示，规格化的概念；3、浮点数的加法运算与结果溢出检查；X浮=00111 0011101 ，Y浮=00101 0010100=00111 0000101 X和 Y的尾数相加的0100010，应规格化，成为0010001，阶码要加1，将变成8，但阶码的数值位用3 位补码表示，不能表示正8，表明运算结果是溢出了4、解题技巧A） 也可先把255/8 变成 275/8/4=275/32 ，再计算29/32+5/32=34/32=217/32 ， 表明需要阶码加1，将变成8，已经不能表示，是溢出B） 千万不要变分数为小数之后再转换成二进制，分母是2 的整数幂时只需转换其分子部分，这对于解这个题实在是太重要了。

14某计算机的 Cache共有 16 块，采用 2 路组相联映射方式（即每组2 块） 每个主存块大小为 32 字节，按字节编址主存129 号单元所在主存块应装入到的Cache组号是A0 B2 C4 D6 答案 C 解析 1、Cache与主存之间的地址映射关系；2、三种 Cache 的组织方式（其实本题未测试这一点，是直接映射还是两路组相联与答案不相关） ；129 MOD 32 = 4 余 1，所以答案为C，注意 Cache的组号从0开始编码3、注：本题设映射关系为：i=j mod v ( 其中 i 为 cache 的组号， j 为主存的块号)，m=vk（ m 为 cache 中的块数， v 为 cache 中的组数， k 为每组包含的块数） 则答案为 C假如设映射关系为：i=j/2tmod 2g , (其中 i 为 cache 的组号 , j 为主存的块号，2t为组内的块数，2g 为 cache 分的组数)则答案为B15某计算机主存容量为64 KB，其中 ROM 区为 4 KB，其余为RAM 区，按字节编址现要用 2 K8 位的 ROM 芯片和 4 K4 位的 RAM 芯片来设计该存储器，则需要上述规格的 ROM 芯片数和RAM 芯片数分别是A1、15 B2、15 C 1、30 D2、30 答案 D 解析 1、一个字节Byte 由 8 个二进制位bit 组成；2、存储器的字位扩展技术，选用已有芯片构建存储器；计算：4KB 的 ROM 要用 2K8 位的器件2 片； 60KB 的 RAM要用 4K4 位的芯片数量是（ 60K8）/ （4K4）=30；16某机器字长16 位，主存按字节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相对位移量字段。

假定取指令时，每取一个字节PC自动加 1若某转移指令所在主存地址为2000H，相对位移量字段的内容为06H，则该转移指令成功转移后的目标地址是A2006H B2007H C 2008H D2009H 答案 C 解析 1、指令的寻址方式，相对寻址的执行过程2、指令的执行步骤与每一步的操作功能；计算机按字节寻址，相对转移指令在2000H 单元，则取出这条指令后PC的值应为2002H，因为取指的同时将执行PC增量操作（此处增量值为2，而不是1） ，相对位移量的值是6，故转移目标地址应为2008H17下列关于RISC的叙述中，错误的是ARISC普遍采用微程序控制器BRISC大多数指令在一个时钟周期内完成CRISC的内部通用寄存器数量相对CISC多DRISC的指令数、寻址方式和指令格式种类相对CISC少答案 A 解析 1、相对于 CISC计算机， RISC计算机的特点表现在哪些方面；2、组合逻辑控制器和微程序控制器的组成与性能的同异之处；18某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间（忽略各功能段之间的缓存时间）分别为90 ns、80 ns、70 ns 和 60 ns，则该计算机的CPU时钟周期至少是A90 ns B80 ns C70 ns D60 ns 答案 A 解析 1、如何确定每个流水步的时间长度，时钟周期应以最长的执行时间为准，否则用时长的流水段的功能将不能正确完成。

19相对于微程序控制器，硬布线控制器的特点是A指令执行速度慢，指令功能的修改和扩展容易B指令执行速度慢，指令功能的修改和扩展难C指令执行速度快，指令功能的修改和扩展容易D指令执行速度快，指令功能的修改和扩展难答案 D 解析 1、组合逻辑控制器和微程序控制器的组成与性能的同异之处20假设某系统总线在一个总线周期中并行传输4 字节信息， 一个总线周期占用2 个时钟周期，总线时钟频率为10 MHz，则总线带宽是A10 MB/s B20 MB/s C40 MB/s D80 MB/s 答案 B解析 1、总线的带宽等于总线周期的频率每个总线周期传送的信息数量按题意， (10 106 /2) 4 = 20 106（MB/s ） 21假设某计算机的存储系统由Cache 和主存组成某程序执行过程中访存1000 次，其中访问 Cache缺失（未命中）50 次，则 Cache 的命中率是A5% B9.5% C50% D95% 答案 D 解析 1、Cache 与主存之间的地址映射关系2、三种Cache 的组织方式（其实本题未测试这一点，是直接映射还是两路组相联与答案不相关） ；3、Cache 的命中率计算：命中率为(100050) / 1000 = 95% 22下列选项中，能引起外部中断的事件是A键盘输入B除数为0 C 浮点运算下溢D访存缺页答案 A 解析 1、中断的分类。

能引起外部中断的只能是输入设备键盘二综合应用题43 （8 分）某计算机的CPU主频为 500 MHz ，CPI为 5（即执行每条指令平均需5 个时钟周期）假定某外设的数据传输率为0.5 MB/s ，采用中断方式与主机进行数据传送，以 32 位为传输单位，对应的中断服务程序包含18 条指令， 中断服务的其他开销相当于 2 条指令的执行时间请回答下列问题，要求给出计算过程1） 在中断方式下，CPU 用于该外设I/O 的时间占整个CPU 时间的百分比是多少？（2）当该外设的数据传输率达到5 MB/s 时，改用 DMA 方式传送数据 假定每次DMA传送块大小为5000 B，且 DMA 预处理和后处理的总开销为500 个时钟周期，则CPU用于该外设I/O 的时间占整个CPU时间的百分比是多少？（假设 DMA 与 CPU之间没有访存冲突）答案 （1）中断方式下，CPU每次用于数据传送的时钟周期数：5 18 +5 2 = 100 为达到外设0.5 MB/s 的数据传输率，外设每秒申请的中断次数：0.5 MB /4 B = 125 000 1 秒钟内用于中断的开销：100 125 000 = 12500 000 = 12.5 M 个时钟周期CPU用于外设 I/O 的时间占整个CPU时间的百分比： 12.5 M/500 M = 2.5% （2）外设数据传输率提高到5 MB/s 时， 1 秒钟内需产生的DMA 次数：5 MB/5 000 B = 1000 CPU用于 DMA 处理的总开销：1000 500 = 500 000 = 0.5 M 个时钟周期CPU用于外设I/O 的时间占整个CPU时间的百分比：0.5 M / 500 M = 0.1% 解析 在答案中已加入分析。

44 （13 分）某计算机字长16 位，采用 16 位定长指令字结构，部分数据通路结构如下图所示（见下页） ，图中所有控制信号为1 时表示有效、为0 时表示无效，例如控制信号MDRinE 为 1 表示允许数据从DB 打入 MDR，MDRin 为 1 表示允许数据从内总线打入MDR假设MAR 的输出一直处于使能状态加法指令“ADD ( R1)，R0”的功能为( R0) +( R1)( R1) ，即将 R0中的数据与R1的内容所指主存单元的数据相加，并将结果送入R1 的内容所指主存单元中保存MemR MemW Data Addr 存储器(M) CB DB AB MARin MDRinE MDRout R0 R0in R1in R0out R1out R1 A Ain Add ALU AC ACout PCout PC PC+1 IR IRin 至指令译码部件控制信号图例Xout 三态门及其控制信号Xin 寄存器输入控制信号MDRoutE MDRin PCin MAR MDR ACin 内总线下表给出了上述指令取指和译码阶段每个节拍（时钟周期）的功能和有效控制信号，请按表中描述方式用表格列出指令执行阶段每个节拍的功能和有效控制信号。

时钟功能有效控制信号C1 MAR(PC)PCout，MARin C2 MDRM(MAR)PC ( PC)+1 MemR，MDRinE PC+1 C3 IR(MDR)MDRout，IRin C4 指令译码无答案 参考答案一：时钟功能有效控制信号C5 MAR( R1)R1out，MARin C6 MDRM( MAR)A( R0)MemR，MDRinE R0out，Ain C7 AC( MDR) +( A)MDRout ，Add，ACin C8 MDR( AC)ACout，MDRin C9 M(MAR)( MDR)MDRoutE，MemW “A( R0) ”也可在C7： “AC( MDR)+(A) ”之前单列的一个时钟周期内执行参考答案二：时钟功能有效控制信号C5 MAR( R1)R1out，MARin C6 MDRM( MAR)MemR，MDRinE C7 A (MDR)MDRout，Ain C8 AC( A) + ( R0)R0out，Add，ACin C9 MDR( AC)ACout，MDRin C10 M(MAR)( MDR)MDRoutE，MemW 解析 一条指令的执行过程通。