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可编程逻辑器件及应用实验教学大纲

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卖家[上传人]：cl****1

文档编号：507959672

上传时间：2023-06-08

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1、可编程逻辑器件及应用实验/实训/课程设计教学大纲课程中文名称(课程英文名称) ：可编程逻辑器件及应用（Design and Application of Programmable Logic Device）课程代码：702019701M 学分/总学时：0.5/18开课单位：物理与电子信息工程学院面向专业：电信本专业一、课程的性质、目的和任务本课程是高等院校电器、电信、通信类专业的一门技术专业课。通过本课程的学习，使学生获得数字系统设计和可编程逻辑器件方面的基本概念、基本知识和基本技能，培养他们对数字系统的分析与设计的能力，为后续课程的学习及今后的实际工作打下良好的基础。二、学习本课程学生应掌握的前设课程知识本课程要求学生数字电路、模拟电路的基本知识。其先修课程有：电路分析、数字电路基础、EDA原理与应用等。三、项目及学时分配序号项目名称时数项目类别项目类型要求每组人数课内课外1简单的组合逻辑设计31基础验证性必做12简单分频时序逻辑电路的设计 31基础验证性必做13利用条件语句实现计数分频时序电路31基础验证性必做1 4利用有限状态机进行时序逻辑的设计31基础设计研究必做15电子

2、表系统设计66基础综合性必做1填表说明：（1）“项目类别”项请填写：基础；专业；专业基础；（2）“项目类型”项填写要求：“实验课程”请填写：验证性；综合性；设计研究；其他；“课程设计”请填写：验证性；综合性；设计研究；其他；“实训课程”请填写：基本实训；综合实训；设计开发；（3）“要求”项请填写：必做；选做；四、教学方法实验教学上，依托开放实验室，采用多元化的分层次的实验教学模式。第一层次是计划内实验，所有学生要做完大纲规定的实验项目，每次实验内容都有必做和发挥两部分，两部分之间有较大梯度，发挥部分可以三人讨论形成设计方案并提交设计报告，发挥部分也纳入到实验的考核当中，只有完成必做和部分发挥内容，才有可能得到好成绩，实验教学目标是使学生基本仪器的使用、掌握基本实验技能和基本实验和单元级系统的设计方法。二是计划外全面开放实验，学生可以随时来做感兴趣或者实验课内没有完成的任何实验，必要时任课老师或实验老师抽出一定的时间去指导，实验教学目标主要是提高学生数字系统的设计和应用能力；三是计划外重点开放实验，挑选部分能力强、对数字电路与逻辑设计非常感兴趣的学生，专攻有指导老师指导的内容综合的实验，

3、实验教学目标主要是培养学生系统级开发应用的能力。这样真正有利于培养不同层次学生实践和应用能力。五、教学内容及要求实验一简单的组合逻辑设计教学目的：1 掌握基本组合逻辑电路的实现方法2 初步了解两种基本组合逻辑电路的生成方法3 学习测试模块的编写4 通过综合和布局布线了解不同层次仿真的物理意义教学要求：通过实验使学生熟悉Xilinx ISE或Altera Quartus软件环境，了解并掌握基本的组合逻辑电路设计的方法，掌握测试模块的编写。教学时数：3主要设备：计算机、FPGA开发板。实验内容：1 在Xilinx ISE或Altera Quartus软件环境中进行一次完整的设计流程，并在FPGA开发板上实现与门的功能。 2 完成一个可综合的数据比较器的程序。 3 完成数据比较器的测试模块。 4 发挥部分：设计一个多位（2位）的数据比较器并在FPGA开发板上实现该比较器。实验二简单分频时序逻辑电路的设计教学目的：1 掌握最基本时序电路的实现方法。2 学习时序电路测试模块的编写。3 学习综合和不同层次的仿真。教学要求：通过实验使学生了解并掌握基本时序电路的设计方法，掌握时序电路测试模块

4、的设计方法。教学时数：3主要设备：计算机、FPGA开发板。实验内容：1 设计一个实现2分频时序逻辑电路。2 设计一个实现225次分频的电路，并在FPGA开发板上实现，用信号灯的闪烁来观察分频的结果。考虑不同暂空比分频的结果。 3 发挥部分：设计完成电子表计时功能。实验三利用条件语句实现计数分频时序电路教学目的：1 掌握条件语句在简单时序模块设计中的使用。2 学习在Verilog模块中应用计数器。3 学习测试模块的编写、综合和不同层次的仿真。教学要求：通过实验使学生熟悉掌握条件语句和循环语句的使用，掌握计数器在时序电路里的应用。教学时数：3主要设备：计算机、FPGA开发板。实验内容：1 设计一个模拟交通灯黄灯闪烁的电路，并在FPGA开发板上实现，要求黄灯每1s闪烁一次（0.5s亮，0.5s灭） 2 对具有电子表计时功能的模块增加控制端口以用于扩展。3 发挥部分：在具有计时功能的电子表模块的基础上，增加电子表调节时间（时、分）的功能。实验四利用有限状态机进行时序逻辑的设计教学目的：1 掌握利用有限状态机实现一般时序逻辑分析的方法。2 掌握用Verilog编写可综合的有限状态机的标准

5、模版。3 掌握用Verilog编写状态机模版的测试文件的一般方法。教学要求：通过实验使学生掌握通过有限状态机来进行数字逻辑的设计，掌握有限状态机设计的标准模版。教学时数：3主要设备：计算机、FPGA开发板。实验内容：1 设计一个检测二进制序列“10010”的电路。2 完成上述序列检测电路的测试模块。3 利用分频器控制检测电路检测的时间间隔。4发挥部分：对简单电子表系统的计时和调节时间的功能模块编写验证程序，进行仿真验证。实验五电子表系统设计教学目的：1 掌握模块化设计方法。2 掌握数字系统设计的方法和步骤。3 加深对可综合风格模块的认识。教学要求：通过实验使学生熟悉较为复杂的数字电路系统的设计方法和步骤，加深学生对可综合风格模块的认识。教学时数：6主要设备：计算机、FPGA开发板。实验内容：1 设计电子表的整点报时功能。2 设计电子表的闹钟功能，并实现闹钟时间的可调。3 完成整个电子表系统的设计。3 发挥部分：编写发声程序，以配合电子表的整点报时和闹钟的发声。六、主要教材（指导书）及参考用书1、教材：Verilog数字系统设计教程第2版，夏宇闻, 北京航空航天大学出版社。可编程逻辑器件及应用实验补充讲义自编。 2、参考书目：1、面向CPLD/FPGA的Verilog设计可编程逻辑器件实用开发技术丛书王冠、俞一鸣主编机械工业出版社 2007年出版2、数字系统设计与PLD应用蒋璇主编电子工业出版社2005年出版.七、考核与成绩评定实验平时成绩由实验预习（10%）、实验操作（40%）、实验态度（10%）和实验报告（40%）组成。实验成绩分平时实验成绩和实验考试成绩，分别按70%和30%计入总成绩。八、其他说明九、编制与审核编制人：审核人：年月日

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