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数字系统综合设计+eda+模拟中央人民广播电台报时电路
9页1、编号:时间:2021年x月x日书山有路勤为径,学海无涯苦作舟页码:第1页 共1页数字系统综合设计实验报告 实验题目: 模拟中央人民广播电台报时电路 姓名: 张晓奇 马良 学号: 20072306 20072312 设计内容:1、实验要求:11 计时器运行到59分49秒开始报时,每鸣叫1s就停叫1s,共鸣叫6响;前5响为低音,频率为750HZ,最后1响为高音,频率为1KHz;12要有分秒显示 21总电路图: CLK是时钟脉冲,通过次端口输入时钟信号,CLR是清零端口,置于高电平时起清零作用,CI是保持端口,置于低电平时起保持作用;ENM是校分端口,置于低电平是由时钟脉冲进行校分功能,ENH是校时端口,同ENM;speaker是报时端,在50、52、54、56、58秒/分时输出高电平。qsl【3.0】、qsh【3.0】,qml【3.0】、qmh【3.0】,qhl【3.0】、qhh【3.0】分别是秒的低位、高位,分的低位、高位,时的低位、高位数码管显示端。gaopin、dipin端分别是报时信号频率输入端。22模块设计:A 60进制秒模块VHDL语言:library ieee;USE iee
2、e.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY sec60 IS PORT ( ci :IN std_logic; mclear :IN std_logic; clk :IN std_logic; co :out std_logic; qh :buffer std_logic_vector(3 downto 0); ql :buffer std_logic_vector(3 downto 0); a :out std_logic; b :out std_logic );END sec60;ARCHITECTURE behave OF sec60 ISBEGINco=1when (qh=0101 and ql=1001 and ci=1) else 0; a=1 when (qh=0101 and ql=0000) else 1 when (qh=0101 and ql=0010) else 1 when (qh=0101 and ql=0100) else 1 when (qh=0101 and ql=0110)
3、else 1 when (qh=0101 and ql=1000) else 0; b=1 when (qh=0000 and ql=0000) else 0; PROCESS (clk,mclear)BEGIN IF(mclear=1)THEN qh=0000; ql=0000; elsif(clkevent and clk=1)thenif(ci=1)then if(ql=9) then ql=0000; if(qh=5)then qh=0000;else qh=qh+1;end if;else ql=ql+1;end if;end if ;end if;end process;end behave;B 60进制分模块VHDL语言:library ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY min60 IS PORT ( ci :IN std_logic; mclear :IN std_logic; clk :IN std_logic; co :out std_logic; qh :
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