基于VHDL计时抢答器设计

1、大庆师范学院本科毕业论文（设计）摘 要抢答器作为一种电子产品，早已广泛应用于各种智力和知识竞赛场合，是竞赛问答中一种常用的必备装置，从原理上讲，它是一种典型的数字电路，电路结构形式多种多样，可以利用简单与非门构成，也可以利用触发器构成，也可以利用单片机来完成。本设计是基于VHDL语言控制的八路抢答器，通过分析抢答器的工作原理，设计包括抢答程序及在相应的器件平台上完成输入、编译、综合应用等不同功能的单元模块，并具体介绍了每一单元模块的具体设计思路与结构，利用单片机的定时器或计时器定时和计数的原理，将软硬件有机的结合起来，使得系统它能够正确的计时，同时使数码管能够正确的显示时间。且在设计完成后给出仿真来增强设计的真实感。关键词：VHDL语言;抢答器;仿真10AbstractThe contest as a kind of electronic products, has long been widely applied in all kinds of intelligence and knowledge competition situation, is a kind of common

2、competition q&a necessary device, from the principle of speaking, it is a kind of typical digital circuit, the circuit structure form varied, can use simple sr and form, also can use a flip-flop, also can use single chip microcomputer to complete. The design is based on VHDL language control for 8 vies to answer first, through the analysis of the working principle of vies to answer first, design including vies to answer first program and in the corresponding device platform complete input, compi

3、lation, comprehensive application and so on the different function of the unit module, and introduced the each unit of the specific module design and structure, of the microcontroller timer or timer timing and count principle, software and hardware organic combine, the system can be correctly it time, at the same time make digital tube can be correctly show time. And after the completion of the design are given in the design of the realism to strengthen.Keywords: VHDL language; Digital time vies

4、 to answer first device; The simulation目 录第一章 引言11.1 背景11.2 VHDL语言简介1第二章 设计的基本要求与要点22.1 八路数字计时抢答器的设计要求22.2 系统设计要点2第三章 八路数字计时抢答器设计33.1 工作原理33.2 硬件设计中各模块的设计43.2.1概述43.2.2抢答器鉴别模块43.2.3译码模块53.2.4定时器模块53.2.5报警模块53.3 单元电路VHDL设计63.3.1VHDL实体设计63.3.2关于VHDL构造体的设计部分63.3.3译码模块VHDL程序73.3.4定时模块VHDL程序83.3.5报警模块VHDL程序9第四章 仿真验证114.1 仿真验证114.2 设计电路各模块仿真图114.2.1抢答鉴别模块仿真及元件图114.2.2译码模块仿真及元件图124.2.3计数模块仿真及元件图124.2.4报警模块仿真及元件图13第五章 心得与体会14参 考 文 献15第一章 引言1.1 背景抢答器是举办各种娱乐活动、开展智力竞赛时常用的一种设备。抢答器有很多设计方法,既可用传统的集成电路PCB(印制电路板

5、)、单片机也可用PLD可编程逻辑器件)进行设计。VHDL语言是目前最常用的硬件描述语言之一,具有诸如功能强大、设计灵活;支持广泛、易于修改;强大的系统硬件描述能力;很强的移植能力,易于复用和共享等特点。基于超高速集成电路硬件描述语言VHDL的方法采用PLD进行设计可以灵活、快速地设计出符合要求的各种抢答器,并运用电子设计自动化EDA技术进行设计的仿真,实现设计流程的快速化、自动化。VHDL所支持的各种设计方法既包括自底向上的设计,又包括自顶向下的设计;不仅可进行模块化设计,而且可进行层次化设计。由于VHDL语言具有这种特点，从而更加容易实现自顶向下的现代数字系统设计方法。我所设计的数字智能抢答器以复杂可编程逻辑器件CPLD为核心,以VHDL 语言设计而成。不仅可实现八路抢答、数显等基本功能,而且还有倒计时控制(回答问题时间控制)功能,该系统采用的自顶向下的模块化设计方法,提高了系统的整体性能,使得电路简单、工作可靠、操作维护简便。1.2 VHDL语言简介VHDL的英文全名Very-High-Speed Integrated Circuit Hardware Description La

6、nguage，被IEEE和美国国防部确认为标准硬件描述语言。它被公认有众多优点，如设计灵活、支持广泛、易于修改，独立于器件设计。VHDL主要用于描述数字系统的结构、行为功能和接口。其程序结构特点是将一个电路模块或一个系统分成实体(外部端口)和构造体(内部功能算法实现)两部分实现。就一个电路模块或者数字系统而言,如果定义了外部端口,一旦内部功能算法完成,其他系统可以直接依据外部端口去调用该电路模块或数字系统,而不用知道其内部结构和算法。除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。第二章 设计的基本要求与要点2.1 八路数字计时抢答器的设计要求根据抢答要求,系统所需实现的功能如下基本要求: 1.智能抢答器供8名选手或8个代表队使用，分别用8个按钮s0s7表示。2.设置一个由主持人控制的抢答控制和系统清除开关S。3.具备锁存与显示功能。即选手按下按钮就锁存相应的编号，并在LED数码管上显示。选手抢答时是优先锁存的，首先按钮的选手其编号一直保持到主持人清除系统为止。4.抢答器的定时抢答的功能是：主持人设定抢答时间（如30秒），按下“开

7、始”按钮从而定时器开始倒计时。各队选手在抢答时间内按下按钮，若抢答有效，则定时器停止计时，从而显示器显示出选手抢答时间和编号，直到主持人将其清除。若到达定时时间仍无人抢答，则此次抢答失败，定时器显示00。2.2 系统设计要点系统设计主要包括硬件和软件两大部分，依据控制系统的工作原理和技术性能，将硬件和软件分开设计。硬件设计部分包括电路原理图的设计、元器件的选择、线路图的绘制，然后对硬件进行调试、测试，以达到设计要求。软件设计部分，首先在总体设计中完成系统总框图和各模块的功能设计，拟定详细的工作计划；然后进行具体设计，包括各模块的流程图，选择合适的编程语言和工具，进行代码设计等；最后是对软件进行调试、测试，达到所需功能要求。在系统设计中设计方法的选用是系统设计能否成功的关键。硬件电路是采用结构化系统设计方法，该方法保证设计电路的标准化、模块化。硬件电路的设计最重要的选择用于控制的单片机，并确定与之配套的外围芯片，使所设计的系统既经济又高性能。硬件电路设计还包括输入输出接口设计，详细电路图的绘制，并标出芯片的型号、器件参数值，根据电路图在仿真机上进行调试，如若发现设计不当之处及时修改，最终

8、达到设计目的。软件设计的方法与开发环境的选取有着直接的关系，系统软件设计采用模块化系统设计方法，先编写各个功能模块子程序，然后进行组合与调整，经过调试后，达到设计功能要求。大庆师范学院本科毕业论文（设计）第三章 八路数字计时抢答器设计3.1 工作原理若接通电源，主持人将开关拨到清除位置，抢答器处于禁止状态，LED显示器灭灯，设定时间显示在定时器上；主持人按下“开始”按钮，从而抢答器开始工作，定时器进行倒计时，扬声器发出提示。选手在倒计时过程中进行抢答。其完成的任务有：扬声器提示、编号显示、编号锁存、优先判断。一轮抢答完后，定时器完成定时工作，进行锁存、在定时器上显示出剩余时间。若想进行下次抢答须由主持人按动清除和开始开关。a) 用脉冲振荡电路产生标准时钟信号,为系统提供CLK信号,可由相关电路及石英晶体构成,放在CPLD外实现。b) 由解锁开关按键Reset实现主持人对电路的控制,当按下按键时低电平有效。c) 由开关阵列实现8人抢答电路,有8个上拉电阻、8个按键，当按下按键时为低电平有效。d) 蜂鸣器报警电路,送高、低电平时,蜂鸣器发出嗡鸣。e) 用3个共阴极LED(发光二极管)和74

9、LS245(驱动器)来实现数码显示电路,放在CPLD外,分别显示抢答选手号等。f) CPLD的内部设计是倒计时抢答器设计的核心部分。锁存模块、编码模块、分频模块、锁存/解锁及定时控制模块、显示译码驱动模块等模块是其内部功能模块。用自顶向下的模块化方法进行CPLD内部设计,各模块设计用VHDL语言实现,将电路的硬件设计转化为软件设计。而CPLD内部设计的核心是CPLD内部模块中的锁存/解锁及定时控制模块的设计,主要起锁存/解锁控制作用。显示译码驱动模块采用扫描译码形式,也就是让LED轮流显示,当扫描速度够快时看起来就像是LED同时在显示。如果采用传统的译码电路输出与LED的输入之间的独立连接形式,则占用过多的CPLD资源,增加了硬件部分设计的难度。此设计中扫描译码控制的时钟信号由分频模块产生,选用512Hz。图3-1 8路抢答器控制系统结构框图图3-2 8路抢答器原理图3.2 硬件设计中各模块的设计3.2.1概述抢答器的逻辑结构主要由抢答鉴别锁存模块、定时模块、译码模块和报警器模块组成。在整个抢答器中最关键的是如何实现抢答封锁，在控制键按下的同时计数器倒计时显示有效剩余时间。除此之外，整个抢答器还需有一个“复位开始”信号，以便抢答器能实现清零和开始。抢答器共有3个输出显示，选手代号、计数器的个位和十位，他们输出全都为BCD码输出，这样便于和显示译码器连接。当主持人按住控制键、选手按下抢答键蜂鸣器短暂响起。3.2.2抢答器鉴别模块在这个模块中主要实现抢答过程中的抢答功能，并且能实现当有一路抢答按键按下时，该路抢答信号能将其余各路抢答封锁的功能。在这个模块输入端有WARN输入(以时间控制系统的WARN输出信号为信号源)、一个和“时间控制系统”公用的CLEAR端、8人抢答输入信号端S0,S1,S2,S3

《基于VHDL计时抢答器设计》由会员m****分享，可在线阅读，更多相关《基于VHDL计时抢答器设计》请在金锄头文库上搜索。